CN111292666A - 一种列反转驱动电路及显示面板 - Google Patents

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CN111292666A CN202010231204.1A CN202010231204A CN111292666A CN 111292666 A CN111292666 A CN 111292666A CN 202010231204 A CN202010231204 A CN 202010231204A CN 111292666 A CN111292666 A CN 111292666A
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张�林
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Abstract

本申请公开了一种列反转驱动电路，能够通过第N组脉冲信号的电位与第N列正数据信号的电位的配合，降低了控制第N个薄膜晶体管阵列的第N组脉冲信号的逻辑负电位；通过第N+1组脉冲信号的电位与第N+1列负数据信号的电位的配合，降低了控制第N+1个薄膜晶体管阵列的第N+1组脉冲信号的逻辑正电位，进而降低了列反转驱动电路的功耗。

Description

一种列反转驱动电路及显示面板
技术领域
本申请涉及显示技术领域，尤其涉及列反转驱动技术领域，具体涉及一种列反转驱动电路及显示面板。
背景技术
随着显示器的分辨率不断提升，数据驱动芯片连接面板内像素单元的数据线数量越来越多，相应地，数据驱动芯片需要的引脚数也越来越多，这样带来的问题便是数据驱动芯片的尺寸增大，或是需要的数据驱动芯片数量增多，不利于实现显示器的窄边框。为了实现全面屏，增大屏占比，可以采用减少数据线的数量，相关设计中可在数据驱动芯片和数据线之间设置MUX控制电路，目前常用的方案是一条数据线通过MUX控制电路可连接n个子像素(n＝1,2,3,4,5,6等)，称为MUX1:n，这样可将数据线的数量减少为原来的1/n，例如，一条数据线可连接三个子像素，或六个子像素，分别称为MUX1:3和MUX1:6，这样可将数据线的数量减少为原来的1/3和1/6，降低数据驱动芯片的尺寸及布线空间，以减小显示器的边框尺寸。
但在上述MUX1:n方案中，显示器的功耗除了数据驱动芯片自身、GOA(Gate Driveron Array，阵列基板行驱动)电路、有效显示区外，额外增加了MUX控制电路的功耗。由于MUX控制电路的输出信号在薄膜晶体管的开启电压和关断电压之间的切换频率非常快，此部分功耗不可忽视，并且随着面板的分辨率及刷新频率的提高，MUX控制电路的功耗也会随之增大。
发明内容
本申请提供一种列反转驱动电路，解决的MUX控制电路的输出信号控制薄膜晶体管的开启或者关断过程中，导致的功耗过大的问题。
第一方面，本申请提供一种列反转驱动电路，列反转驱动电路包括至少一个列反转驱动单元，其中，第N个列反转驱动单元包括第N个薄膜晶体管阵列和第N+1个薄膜晶体管阵列；第N个薄膜晶体管阵列的源极用于连接第N列正数据信号；第N个薄膜晶体管阵列的栅极用于连接对应的第N组脉冲信号；第N个薄膜晶体管阵列的漏极用于连接对应的奇数列亚像素；第N+1个薄膜晶体管阵列的源极用于连接第N+1列负数据信号；第N+1个薄膜晶体管阵列的栅极用于连接对应的第N+1组脉冲信号；第N+1个薄膜晶体管阵列的漏极用于连接对应的偶数列亚像素；其中，第N组脉冲信号的逻辑负电位大于第N个薄膜晶体管阵列的关断电压；第N+1组脉冲信号的逻辑正电位小于第N+1个薄膜晶体管阵列的开启电压。
基于第一方面，在第一方面的第一种实施方式中，第N个薄膜晶体管阵列包括第一薄膜晶体管、第二薄膜晶体管以及第三薄膜晶体管；第N列正数据信号与第一薄膜晶体管的源极、第二薄膜晶体管的源极以及第三薄膜晶体管的源极连接；对应的第N组脉冲信号依次与第一薄膜晶体管的栅极、第二薄膜晶体管的栅极以及第三薄膜晶体管的栅极连接；第一薄膜晶体管的漏极与第N个奇数列亚像素连接；第二薄膜晶体管的漏极与第N+1个奇数列亚像素连接；第三薄膜晶体管的漏极与第N+2个奇数列亚像素连接。
基于第一方面的第一种实施方式，在第一方面的第二种实施方式中，第N组脉冲信号包括第一脉冲信号、第二脉冲信号以及第三脉冲信号；第一脉冲信号与第一薄膜晶体管的栅极连接；第二脉冲信号与第二薄膜晶体管的栅极连接；第三脉冲信号与第三薄膜晶体管的栅极连接。
基于第一方面的第二种实施方式，在第一方面的第三种实施方式中，第一脉冲信号的逻辑负电位大于第一薄膜晶体管的关断电压；第二脉冲信号的逻辑负电位大于第二薄膜晶体管的关断电压；第三脉冲信号的逻辑负电位大于第三薄膜晶体管的关断电压。
基于第一方面，在第一方面的第四种实施方式中，第N+1个薄膜晶体管阵列包括第四薄膜晶体管、第五薄膜晶体管以及第六薄膜晶体管；第N+1列负数据信号与第四薄膜晶体管的源极、第五薄膜晶体管的源极以及第六薄膜晶体管的源极连接；对应的第N+1组脉冲信号依次与第四薄膜晶体管的栅极、第五薄膜晶体管的栅极以及第六薄膜晶体管的栅极连接；第四薄膜晶体管的漏极与第N个偶数列亚像素连接；第五薄膜晶体管的漏极与第N+1个偶数列亚像素连接；第六薄膜晶体管的漏极与第N+2个偶数列亚像素连接。
基于第一方面的第四种实施方式，在第一方面的第五种实施方式中，第N+1组脉冲信号包括第四脉冲信号、第五脉冲信号以及第六脉冲信号；第四脉冲信号与第四薄膜晶体管的栅极连接；第五脉冲信号与第五薄膜晶体管的栅极连接；第六脉冲信号与第六薄膜晶体管的栅极连接。
基于第一方面的第五种实施方式，在第一方面的第六种实施方式中，第四脉冲信号的逻辑正电位小于第四薄膜晶体管的开启电压；第五脉冲信号的逻辑正电位小于第五薄膜晶体管的开启电压；第六脉冲信号的逻辑正电位小于第六薄膜晶体管的开启电压。
基于第一方面，在第一方面的第七种实施方式中，第N个薄膜晶体管阵列包括多个N沟道型薄膜晶体管。
基于第一方面，在第一方面的第八种实施方式中，第N+1个薄膜晶体管阵列包括多个N沟道型薄膜晶体管。
第二方面，本申请提供了一种显示面板，其包括上述任一实施方式中的列反转驱动电路、数据驱动器以及数据选择器；其中，数据驱动器用于提供第N列正数据信号和第N+1列负数据信号；数据选择器用于提供第N组脉冲信号和第N+1组脉冲信号。
本申请提供的列反转驱动电路，能够通过第N组脉冲信号的电位与第N列正数据信号的电位的配合，降低了控制第N个薄膜晶体管阵列的第N组脉冲信号的逻辑负电位；通过第N+1组脉冲信号的电位与第N+1列负数据信号的电位的配合，降低了控制第N+1个薄膜晶体管阵列的第N+1组脉冲信号的逻辑正电位，进而降低了列反转驱动电路的功耗。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1a为传统技术方案中MUX1:3电路的结构示意图。
图1b为图1a所示MUX1:3电路的正数据电压充电示意图。
图1c为图1a所示MUX1:3电路的负数据电压充电示意图。
图2为传统技术方案中MUX1:6电路的结构示意图。
图3为本申请实施例提供的列反转驱动电路的结构示意图。
图4为本申请实施例提供的列反转驱动电路的另一种结构示意图。
图5a为本申请实施例提供的列反转驱动电路的电路原理示意图。
图5b为图5a所示的列反转驱动电路的正数据电压充电示意图。
图5c为图5a所示的列反转驱动电路的负数据电压充电示意图。
图6a为本申请实施例提供的列反转驱动电路列反转时第一组脉冲信号的示意图。
图6b为本申请实施例提供的列反转驱动电路列反转时第二组脉冲信号的示意图。
图7为本申请实施例提供的显示面板的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
为了使本发明的目的，技术方案和优点更加清晰，以MUX1:3像素充电方式为例说明如下：
如图1a所示，MUXR、MUXG、MUXB分别表示R、G、B子像素列对应的3条MUX控制信号线，D1和D2为数据信号，MUX晶体管的开启和关断控制数据电压的传输。本案例采用列翻转，当第m帧D1传输的数据电压为正，相邻D2的数据电压则为负，相应连接的子像素列R1的数据电压为正，子像素列G1的数据电压为负，子像素列B1的数据电压为正，依次类推，等m+1帧时极性相反。当某一行的gate开启(行扫描信号为高电位)，数据线分时分别经由MUXR、MUXG、MUXB控制，给对应行的R、G、B子像素充电，MUXR、MUXG、MUXB按顺序依次循环开启。只有gate与MUX同时打开时，数据线才会对相应的子像素充电，例如，当gate与MUXR打开时，数据线D1仅对R1进行充电，当gate与MUXG打开时，数据线D1仅对G1进行充电，当gate与MUXB打开时，数据线D1仅对B1进行充电，所以MUX在高低电平的转换频率为gate的3倍。MUX1:n电路同理，MUX的转换频率为gate的n倍。
如图1b所示为正数据电压充电示意图，其中VON为晶体管的开启电压，VOFF为晶体管的关断电压，即晶体管的开启与关闭，需要MUX控制信号在VON与VOFF之间周期性变化，X为数据线D1的电压。晶体管的栅极连接至MUX控制信号线，晶体管的源极为较低电压的一端，Vgs为晶体管栅极与源极之间的压差。当MUX晶体管开启瞬间，Vgs电压为VON，MUX晶体管关断时，Vgs为︱VOFF-X︱，而此时的VOFF为负值，因此，此时MUX控制信号输出的负电位远超出了晶体管的关断阈值VOFF，造成ΔV＝X的电压浪费。
如图1c所示为负数据电压充电示意图，-X为数据线D2的电压，当MUX晶体管开启瞬间，Vgs为VON-(-X)＝VON+X，也远超出了晶体管的开启阈值，造成ΔV＝X的电压浪费，进而增大了功耗。
同理可知，如图2所示的MUX1:6像素充电方式，存在同样的电压浪费，增大了功耗。
如图3所示，本实施例提供了一种列反转驱动电路，列反转驱动电路包括至少一个列反转驱动单元，其中，第N个列反转驱动单元包括第N个薄膜晶体管阵列10和第N+1个薄膜晶体管阵列20；第N个薄膜晶体管阵列10的源极用于连接第N列正数据信号；第N个薄膜晶体管阵列10的栅极用于连接对应的第N组脉冲信号；第N个薄膜晶体管阵列10的漏极用于连接对应的奇数列亚像素；第N+1个薄膜晶体管阵列20的源极用于连接第N+1列负数据信号；第N+1个薄膜晶体管阵列20的栅极用于连接对应的第N+1组脉冲信号；第N+1个薄膜晶体管阵列20的漏极用于连接对应的偶数列亚像素；其中，第N组脉冲信号的逻辑负电位大于第N个薄膜晶体管阵列10的关断电压；第N+1组脉冲信号的逻辑正电位小于第N+1个薄膜晶体管阵列20的开启电压。
需要说明的是，第N个薄膜晶体管阵列10中薄膜晶体管的数量与第N组脉冲信号中脉冲信号的数量一致，且一一对应，一个脉冲信号对应控制一个薄膜晶体管；第N+1个薄膜晶体管阵列20中薄膜晶体管的数量与第N+1组脉冲信号中脉冲信号的数量一致，且一一对应，一个脉冲信号对应控制一个薄膜晶体管。其中，每个薄膜晶体管对应连接一奇数列亚像素或者偶数列亚像素。可以预期的，当本实施例发生极性反转时，第N列正数据信号将变为负数据信号，第N+1列负数据信号将变为正数据信号，对应地，第N组脉冲信号的逻辑正电位小于第N个薄膜晶体管阵列10的开启电压；第N+1组脉冲信号的逻辑负电位大于第N+1个薄膜晶体管阵列20的关断电压。其中，本实施例中的脉冲信号包括正周期和负周期，正周期的高电位对应逻辑正电位，负周期的低电位对应逻辑负电位。逻辑负电位为负值电位，关断电压也未负值电位，逻辑负电位大于关断电压，即逻辑负电位的绝对值小于关断电压的绝对值，因此，同样可以减少电压所致的功耗。本实施例通过在不同周期中，控制对应脉冲信号的逻辑正电位和逻辑负电位的高低，在保证薄膜晶体管阵列可靠开启和关断的基础上，对应降低了脉冲信号的逻辑正电位和逻辑负电位，从而薄膜晶体管阵列在开启和关断时，能够降低其所消耗的脉冲信号的电压浪费，进而减少了功耗。
如图4所示，在其中一个实施例中，第N个薄膜晶体管阵列10包括第一薄膜晶体管T1、第二薄膜晶体管T2以及第三薄膜晶体管T3；第N列正数据信号与第一薄膜晶体管T1的源极、第二薄膜晶体管T2的源极以及第三薄膜晶体管T3的源极连接；对应的第N组脉冲信号依次与第一薄膜晶体管T1的栅极、第二薄膜晶体管T2的栅极以及第三薄膜晶体管T3的栅极连接；第一薄膜晶体管T1的漏极与第N个奇数列亚像素连接；第二薄膜晶体管T2的漏极与第N+1个奇数列亚像素连接；第三薄膜晶体管T3的漏极与第N+2个奇数列亚像素连接。
需要说明的是，第N个奇数列亚像素、第N+1个奇数列亚像素以及第N+2个奇数列亚像素为三个相邻的奇数列亚像素。
如图4所示，在其中一个实施例中，第N组脉冲信号包括第一脉冲信号、第二脉冲信号以及第三脉冲信号；第一脉冲信号与第一薄膜晶体管T1的栅极连接；第二脉冲信号与第二薄膜晶体管T2的栅极连接；第三脉冲信号与第三薄膜晶体管T3的栅极连接。
需要说明的是，第N组脉冲信号对应控制第N个薄膜晶体管阵列10的开启或者关断。
在其中一个实施例中，第一脉冲信号的逻辑负电位大于第一薄膜晶体管T1的关断电压；第二脉冲信号的逻辑负电位大于第二薄膜晶体管T2的关断电压；第三脉冲信号的逻辑负电位大于第三薄膜晶体管T3的关断电压。
需要说明的是，当第N列正数据信号变为负数据信号时，对应地，这些脉冲信号的逻辑正电位小于对应薄膜晶体管的开启电压。
如图4所示，在其中一个实施例中，第N+1个薄膜晶体管阵列20包括第四薄膜晶体管T4、第五薄膜晶体管T5以及第六薄膜晶体管T6；第N+1列负数据信号与第四薄膜晶体管T4的源极、第五薄膜晶体管T5的源极以及第六薄膜晶体管T6的源极连接；对应的第N+1组脉冲信号依次与第四薄膜晶体管T4的栅极、第五薄膜晶体管T5的栅极以及第六薄膜晶体管T6的栅极连接；第四薄膜晶体管T4的漏极与第N个偶数列亚像素连接；第五薄膜晶体管T5的漏极与第N+1个偶数列亚像素连接；第六薄膜晶体管T6的漏极与第N+2个偶数列亚像素连接。
需要说明的是，第N个偶数列亚像素、第N+1个偶数列亚像素以及第N+2个偶数列亚像素为三个相邻的偶数列亚像素。
如图4所示，在其中一个实施例中，第N+1组脉冲信号包括第四脉冲信号、第五脉冲信号以及第六脉冲信号；第四脉冲信号与第四薄膜晶体管T4的栅极连接；第五脉冲信号与第五薄膜晶体管T5的栅极连接；第六脉冲信号与第六薄膜晶体管T6的栅极连接。
在其中一个实施例中，第四脉冲信号的逻辑正电位小于第四薄膜晶体管T4的开启电压；第五脉冲信号的逻辑正电位小于第五薄膜晶体管T5的开启电压；第六脉冲信号的逻辑正电位小于第六薄膜晶体管T6的开启电压。
需要说明的是，当第N+1列负数据信号变为正数据信号时，对应地，这些脉冲信号的逻辑负电位大于对应薄膜晶体管的关断电压。
在其中一个实施例中，第N个薄膜晶体管阵列10包括多个N沟道型薄膜晶体管。
需要说明的是，第N个薄膜晶体管阵列10可以但不限于为N沟道型薄膜晶体管，也可以为P沟道型薄膜晶体管，只需对应变换这些脉冲信号的逻辑正电位和逻辑负电位，以满足这些薄膜晶体管的开启或者关断的需要，同时避免开启或者关断所需的电压出现不必要的浪费即可。
在其中一个实施例中，第N+1个薄膜晶体管阵列20包括多个N沟道型薄膜晶体管。
需要说明的是，第N+1个薄膜晶体管阵列20可以但不限于为N沟道型薄膜晶体管，也可以为P沟道型薄膜晶体管，只需对应变换这些脉冲信号的逻辑正电位和逻辑负电位，以满足这些薄膜晶体管的开启或者关断的需要，同时避免开启或者关断所需的电压出现不必要的浪费即可。
如图7所示，在其中一个实施例中，本申请提供了一种显示面板，其包括上述任一实施方式中的列反转驱动电路、数据驱动器40以及数据选择器30；其中，数据驱动器40用于提供第N列正数据信号和第N+1列负数据信号；数据选择器30用于提供第N组脉冲信号和第N+1组脉冲信号。
需要说明的是，列反转驱动电路具有减少电压损失的优点，本实施例中的显示面板也具有降低功耗的优点。
在其中一个实施例中，显示面板还包括时序控制器，该时序控制器用于控制数据驱动器40和数据选择器30在时序上输出对应的信号；以便更好地实现本申请的技术方案。
本申请提供的列反转驱动电路，可以减少电压浪费及功耗损失的驱动方式，如图5a所示，在原有的MUX1:3控制电路上增加另一组MUX控制信号，即为MUXR1、MUXG1、MUXB1、MUXR2、MUXG2、MUXB2，将正数据信号与负数据信号区分控制，也就是MUXR1、MUXG1、MUXB1依次控制数据线信号D1的输出，MUXR2、MUXG2、MUXB2依次控制数据线信号D2的输出。
如图5b所示，对于正数据电压D1，MUX1信号即MUXR1、MUXG1、MUXB1，被设置为在开启电压VON与VOFF’之间周期性变化，且VOFF’的绝对值小于关断电压VOFF的绝对值。当MUX1控制的晶体管开启瞬间，Vgs为VON；MUX1控制的晶体管关闭时，Vgs为︱VOFF’-X︱，此时的电压浪费值ΔV＝︱VOFF’-X︱-︱VOFF︱＜X，从而使减小了电压浪费。
如图5c所示，对于负数据电压D2，MUX2信号即MUXR2、MUXG2、MUXB2，被设置为在VON’与关断电压VOFF之间周期性变化，且VON’的绝对值小于VON。当MUX2控制的晶体开启瞬间，Vgs为VON’+X，电压浪费值ΔV＝VON’+X-VON，也小于X，也减小了电压浪费。
如图6a与图6b所示，等刷新至下一帧时，数据线D1与数据线D2上的信号极性反向，D1的电压为负，D2的电压为正，此时MUX1信号在VON’与VOFF之间周期性变化；MUX2信号在VON与VOFF’之间周期性变化。降低了电压浪费，可大大减小功耗。同理MUX1:n，MUX信号线的数量增至两倍，分别控制正数据电压和负数据电压的传输，交变电压伏值也随着每一帧动态变化。
VON’的电压可直接引用现有Power(电源)架构中较低的正电压，例如，目前Notebook(笔记本)中Power IC(电源芯片)的输入电压为3.3V，或者TCON(时序控制器)需要的1.1V或者1.8V等。VOFF’的电压也可直接引用现有Power架构中较高的负电压。无需额外增加电压转换模块，从而保证不会产生其他的效率损耗。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的列反转驱动电路进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种列反转驱动电路，其特征在于，所述列反转驱动电路包括至少一个列反转驱动单元，其中，第N个所述列反转驱动单元包括第N个薄膜晶体管阵列和第N+1个薄膜晶体管阵列；
所述第N个薄膜晶体管阵列的源极用于连接第N列正数据信号；第N个薄膜晶体管阵列的栅极用于连接对应的第N组脉冲信号；所述第N个薄膜晶体管阵列的漏极用于连接对应的奇数列亚像素；
所述第N+1个薄膜晶体管阵列的源极用于连接第N+1列负数据信号；第N+1个薄膜晶体管阵列的栅极用于连接对应的第N+1组脉冲信号；所述第N+1个薄膜晶体管阵列的漏极用于连接对应的偶数列亚像素；
其中，所述第N组脉冲信号的逻辑负电位大于所述第N个薄膜晶体管阵列的关断电压；所述第N+1组脉冲信号的逻辑正电位小于所述第N+1个薄膜晶体管阵列的开启电压。
2.根据权利要求1所述的列反转驱动电路，其特征在于，所述第N个薄膜晶体管阵列包括第一薄膜晶体管、第二薄膜晶体管以及第三薄膜晶体管；
所述第N列正数据信号与所述第一薄膜晶体管的源极、所述第二薄膜晶体管的源极以及所述第三薄膜晶体管的源极连接；对应的所述第N组脉冲信号依次与所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的栅极以及所述第三薄膜晶体管的栅极连接；所述第一薄膜晶体管的漏极与第N个所述奇数列亚像素连接；所述第二薄膜晶体管的漏极与第N+1个所述奇数列亚像素连接；所述第三薄膜晶体管的漏极与第N+2个所述奇数列亚像素连接。
3.根据权利要求2所述的列反转驱动电路，其特征在于，所述第N组脉冲信号包括第一脉冲信号、第二脉冲信号以及第三脉冲信号；
所述第一脉冲信号与所述第一薄膜晶体管的栅极连接；所述第二脉冲信号与所述第二薄膜晶体管的栅极连接；所述第三脉冲信号与所述第三薄膜晶体管的栅极连接。
4.根据权利要求3所述的列反转驱动电路，其特征在于，所述第一脉冲信号的逻辑负电位大于所述第一薄膜晶体管的关断电压；所述第二脉冲信号的逻辑负电位大于所述第二薄膜晶体管的关断电压；所述第三脉冲信号的逻辑负电位大于所述第三薄膜晶体管的关断电压。
5.根据权利要求1所述的列反转驱动电路，其特征在于，所述第N+1个薄膜晶体管阵列包括第四薄膜晶体管、第五薄膜晶体管以及第六薄膜晶体管；
所述第N+1列负数据信号与所述第四薄膜晶体管的源极、所述第五薄膜晶体管的源极以及所述第六薄膜晶体管的源极连接；对应的所述第N+1组脉冲信号依次与所述第四薄膜晶体管的栅极、所述第五薄膜晶体管的栅极以及所述第六薄膜晶体管的栅极连接；所述第四薄膜晶体管的漏极与第N个所述偶数列亚像素连接；所述第五薄膜晶体管的漏极与第N+1个所述偶数列亚像素连接；所述第六薄膜晶体管的漏极与第N+2个所述偶数列亚像素连接。
6.根据权利要求5所述的列反转驱动电路，其特征在于，所述第N+1组脉冲信号包括第四脉冲信号、第五脉冲信号以及第六脉冲信号；
所述第四脉冲信号与所述第四薄膜晶体管的栅极连接；所述第五脉冲信号与所述第五薄膜晶体管的栅极连接；所述第六脉冲信号与所述第六薄膜晶体管的栅极连接。
7.根据权利要求6所述的列反转驱动电路，其特征在于，所述第四脉冲信号的逻辑正电位小于所述第四薄膜晶体管的开启电压；所述第五脉冲信号的逻辑正电位小于所述第五薄膜晶体管的开启电压；所述第六脉冲信号的逻辑正电位小于所述第六薄膜晶体管的开启电压。
8.根据权利要求1所述的列反转驱动电路，其特征在于，所述第N个薄膜晶体管阵列包括多个N沟道型薄膜晶体管。
9.根据权利要求1所述的列反转驱动电路，其特征在于，所述第N+1个薄膜晶体管阵列包括多个N沟道型薄膜晶体管。
10.一种显示面板，其特征在于，包括如权利要求1至9任一项所述的列反转驱动电路、数据驱动器以及数据选择器；
其中，所述数据驱动器用于提供所述第N列正数据信号和所述第N+1列负数据信号；所述数据选择器用于提供所述第N组脉冲信号和所述第N+1组脉冲信号。
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