CN111261635A - 三维存储器及其制备方法、电子设备 - Google Patents
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Abstract
本申请提供了三维存储器及其制备方法、电子设备。其中三维存储器包括衬底，第一导体结构，以及阵列存储层。第一导体结构设于衬底的一侧，第一沟道孔内设有第一NAND串。阵列存储层设于第一导体结构背离衬底的一侧，阵列存储层上设有第二沟道孔，第二沟道孔在第一导体结构上的正投影位于第一沟道孔内，第二沟道孔内设有第二NAND串。本申请通过将相关技术中尺寸相同的沟道层设计成尺寸不同的第一NAND串与第二NAND串，并使位于下方的第一NAND串的尺寸大于上方的第二NAND串的尺寸，这样可在去除牺牲层之后更好地支撑阵列存储层，防止第一NAND串与第二NAND串发生断裂或损坏的风险，降低三维存储器的制备难度。
Description
技术领域
本申请属于半导体技术领域，具体涉及三维存储器及其制备方法、电子设备。
背景技术
由于三维存储器的功耗低、质量轻、并且属于性能优异的非易失存储产品，在电子产品中得到了越来越广泛的应用。但同时用户对三维存储器的期望值与要求也越来越高。例如，随着三维存储器层数的增多，目前通常会在衬底与阵列存储层之间增设导体结构。大体的制备方法为：在衬底上先依次层叠沉积牺牲层与阵列存储层，随后在阵列层存储、牺牲层与衬底上形成沟道层。再将牺牲层去除，最后再填充导体结构。而在将牺牲层去除之后，此时只能依靠沟道层来将阵列存储层支撑在衬底上。因此，沟道层易断裂或损坏从而影响三维存储器的制备与性能。
发明内容
鉴于此，本申请第一方面提供了一种三维存储器，所述三维存储器包括：
衬底；
第一导体结构，所述第一导体结构设于所述衬底的一侧，所述衬底与所述第一导体结构上设有第一沟道孔，所述第一沟道孔内设有第一NAND串；以及
阵列存储层，所述阵列存储层设于所述第一导体结构背离所述衬底的一侧，所述阵列存储层上设有第二沟道孔，所述第二沟道孔贯穿所述阵列存储层，且所述第二沟道孔在所述第一导体结构上的正投影位于所述第一沟道孔内，所述第二沟道孔内设有与所述第一NAND串相连的第二NAND串。
本申请第一方面提供的三维存储器，首先，通过在衬底与阵列存储层之间设置第一导体结构可有效降低第一导体结构的制备难度，防止在制备第一导体结构时由于对准不好产生吃断的问题。其次，通过将相关技术中尺寸相同的沟道层设计成尺寸不同的第一NAND串与第二NAND串，并使位于下方的第一NAND串的尺寸大于上方的第二NAND串的尺寸，这样可在去除牺牲层之后，制备第一导体结构之前更好地支撑阵列存储层，防止沟道层发生断裂或损坏的风险，降低三维存储器的制备难度，提高三维存储器的稳定性。
其中，所述第一NAND串背离所述衬底的表面抵接所述阵列存储层。
其中，所述三维存储器还包括第二导体结构，所述第二导体结构设于所述第一NAND串与所述衬底之间。
其中，所述第二NAND串连接所述第一NAND串背离所述衬底表面的中心。
其中，所述三维存储器还包括平坦层与开口，所述平坦层设于阵列存储层背离所述衬底的一侧，所述开口贯穿所述平坦层与所述阵列存储层以使所述第一导体结构露出。
本申请第二方面提供了一种三维存储器的制备方法，所述制备方法包括：
提供衬底，在所述衬底的一侧形成第一牺牲层；
在所述第一牺牲层背离所述衬底的一侧形成阵列存储层；
在所述阵列存储层上形成第二沟道孔，并在所述第一牺牲层与所述衬底上形成第一沟道孔，且所述第二沟道孔在所述第一牺牲层上的正投影位于所述第一沟道孔内；
在所述第一沟道孔内形成第一NAND串，在所述第二沟道孔内形成与所述第一NAND串相连的第二NAND串；
去除所述第一牺牲层；以及
在所述衬底与所述阵列存储层之间形成第一导体结构。
本申请第二方面提供的制备方法，通过分别在阵列存储层上形成第二沟道孔，并在第一牺牲层与衬底上形成第一沟道孔，且第二沟道孔在第一牺牲层上的正投影位于第一沟道孔内，进而形成尺寸不同的第一NAND串与第二NAND串，并使位于下方的第一NAND串的尺寸大于位于上方的第二NAND串的尺寸，这样可在去除牺牲层之后，制备第一导体结构之前更好地支撑阵列存储层，防止沟道层发生断裂或损坏的风险，降低三维存储器的制备难度，提高三维存储器的稳定性。另外，通过在衬底与阵列存储层之间设置第一导体结构可有效降第一低导体结构的制备难度，防止在制备第一导体结构时由于对准不好产生吃断的问题。
其中，在“提供衬底，在所述衬底的一侧形成第一牺牲层”之后，还包括：
在所述第一牺牲层与所述衬底上形成第一沟道孔；
在所述第一沟道孔内形成第二牺牲层。
其中，在“在所述第一沟道孔内形成第二牺牲层”之前，还包括：
在所述第一沟道孔内形成保护层。
其中，“在所述阵列存储层上形成第二沟道孔，并在所述第一牺牲层与所述衬底上形成第一沟道孔”包括：
蚀刻所述阵列存储层与所述第二牺牲层，以在所述阵列存储层上形成第二沟道孔，并在所述第一牺牲层与所述衬底上形成所述第一沟道孔。
其中，在“在所述第一沟道孔内形成第一NAND串，在所述第二沟道孔内形成第二NAND串”之后，还包括：
在所述阵列存储层与所述第二NAND串背离所述衬底的一侧形成平坦层；
形成贯穿所述平坦层与所述阵列存储层的开口。
其中，“去除所述第一牺牲层”包括：
在所述平坦层背离所述衬底的一侧与所述开口的孔壁上形成第三牺牲层；
去除所述第一牺牲层与至少部分所述保护层；以及
去除所述第三牺牲层。
其中，“在所述衬底与所述阵列存储层之间形成第一导体结构”包括：
在所述衬底与所述阵列存储层之间形成第一导体结构，在所述衬底与所述第一NAND串之间形成第二导体结构。
本申请第三方面提供了一种电子设备，包括处理器和如本申请第一方面提供的三维存储器，所述处理器用于向所述三维存储器中写入数据和读取数据。
本申请第三方面提供的电子设备，通过采用本申请第一方面提供的三维存储器，可降低电子设备的制备难度，提高电子设备的良品率与稳定性。
附图说明
为了更清楚地说明本申请实施方式中的技术方案，下面将对本申请实施方式中所需要使用的附图进行说明。
图1为本申请第一实施方式提供的三维存储器的示意图。
图2为本申请第二实施方式提供的三维存储器的示意图。
图3为本申请第三实施方式提供的三维存储器的示意图。
图4为本申请第一实施方式提供的制备方法的工艺流程图。
图5-图10分别为图4中步骤S100，S200，S300，S400，S500，S600对应的三维存储器的示意图。
图11为本申请第二实施方式提供的制备方法的工艺流程图。
图12-图13分别为图11中步骤S110，S120对应的三维存储器的示意图。
图14为本申请第三实施方式提供的制备方法的工艺流程图。
图15为图14中步骤S111对应的三维存储器的示意图。
图16为本申请第四实施方式提供的制备方法的工艺流程图。
图17为图16中步骤S310对应的三维存储器的示意图。
图18为本申请第五实施方式提供的制备方法的工艺流程图。
图19-图20分别为图18中步骤S320，S330对应的三维存储器的示意图。
图21为本申请第六实施方式提供的制备方法的工艺流程图。
图22-图24分别为图21中步骤S510，S520，S530对应的三维存储器的示意图。
图25为本申请第七实施方式提供的制备方法的工艺流程图。
图26为图25中步骤S610对应的三维存储器的示意图。
标号说明：
三维存储器-1，衬底-10，第一导体结构-20，第一沟道孔-21，第一NAND串-22，阵列存储层-30，第二沟道孔-31，第二NAND串-32，半导体通道-321，介质层-322，层叠单元-33，绝缘层-331，替换层-332，第二导体结构-40，平坦层-50，开口-51，第一牺牲层-60，第二牺牲层-61，第三牺牲层-62，第一子牺牲层-621，第二子牺牲层-622，保护层-70。
具体实施方式
以下是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本申请的保护范围。
请参考图1，图1为本申请第一实施方式提供的三维存储器的示意图。本实施方式中，三维存储器1包括衬底10，第一导体结构20，以及阵列存储层30。其中，所述第一导体结构20设于所述衬底10的一侧，所述衬底10与所述第一导体结构20上设有第一沟道孔21，所述第一沟道孔21内设有第一NAND串22。所述阵列存储层30设于所述第一导体结构20背离所述衬底10的一侧，所述阵列存储层30上设有第二沟道孔31，所述第二沟道孔31贯穿所述阵列存储层30，且所述第二沟道孔31在所述第一导体结构20上的正投影位于所述第一沟道孔21内，所述第二沟道孔31内设有与所述第一NAND串22相连的第二NAND串32。
本申请提供的衬底10用于支撑在其上的器件结构。可选地，衬底10的材质可包括Si衬底、Ge衬底、SiGe衬底、绝缘体上硅(Silicon On Insulator，SOI)衬底或绝缘体上锗(Germanium On Insulator，GOI)衬底等。
本申请提供的阵列存储层30主要起存储作用，其中阵列存储层30包括多个层叠单元33设置而成。每个层叠单元33包括绝缘层331和替换层332，所述绝缘层331的材质可为氧化物，例如氧化硅。替换层332的材质可为氮化物，例如氮化硅。并且所述替换层332后续会被金属(例如钨)从而制备成栅极层。每个层叠单元33中的绝缘层331靠近所述衬底10，而每个层叠单元33中的替换层332相较于绝缘层331背离所述衬底10。因此该阵列存储层30可看成“ONO”结构，即在靠近衬底10的一侧按照绝缘层331、替换层332、绝缘层331、替换层332的顺序依次进行排布。
在相关技术中阵列存储层30中通常设有沟道层，沟道层会贯穿阵列存储层30以及贯穿部分衬底10，而第一导体结构20为沟道层中的部分层结构之一，其设于沟道层中靠近衬底10的一端。但随着三维存储器1层数的增加，即绝缘层331和替换层332的数量的增加，将会导致沟道层的高度越来越高，这样在制备第一导体结构20时的难度也会相应增加。例如在制备第一导体结构20时会产生由于对准不好而产生的吃断问题。因此本申请在衬底10与阵列存储层30之间设置第一导体结构20，可有效降低第一导体结构20的制备难度，提高三维存储器1的性能；使第一导体结构20不需在细长、狭小的第二沟道孔31里进行制备，而直接设置在衬底10与阵列存储层30之间即可。可选地，第一导体结构20可以为第一外延层。进一步可选地，第一导体结构20的材质包括单晶硅。
另外，若在衬底10与阵列存储层30之间设置第一导体结构20，本申请大体的制备方法为：在衬底10上先依次层叠沉积牺牲层与阵列存储层30，随后在阵列层存储、牺牲层与衬底10上形成沟道层。再将牺牲层去除，最后再填充第一延层。但在将牺牲层去除之后，此时只能依靠沟道层来将阵列存储层30固定与支撑在衬底10上。因此，沟道层易断裂或损坏从而影响三维存储器1的制备与性能。综上，本申请将相关技术中尺寸相同的沟道层设计成尺寸不同的第一NAND串22与第二NAND串32，并使位于下方的第一NAND串22的尺寸大于上方的第二NAND串32的尺寸，即第二NAND串32在所述第一导体结构20上的正投影位于第一NAND串22内。这样可在去除牺牲层之后，制备第一导体结构20之前由于靠近衬底10的第一NAND串22更粗，可更好地支撑阵列存储层30，防止沟道层发生断裂或损坏的风险，降低三维存储器1的制备难度，提高三维存储器1的稳定性。可选地，第一NAND串22与第二NAND串32通过同一道工艺制备而成。也可以理解为，本申请将一个NAND串认为定义成第一NAND串22与第二NAND串32，以便更好地对NAND串的结构进行描述。进一步可选地，本申请的NAND串，即第一NAND串22与第二NAND串32均包括NAND串230包括半导体通道321和介质层322。可选地，半导体通道321由非结晶、多结晶、或单晶硅制成。介质层322包括一个隧道层，一个存储单元层和一个阻隔层。所述隧道层由氧化硅、氮化硅或者其组合制成。所述阻隔层由氧化硅、氮化硅、高绝缘常数绝缘材料或者其组合制成。存储单元层由氮化硅、氮氧化硅、硅或以上材料的组合制成。
可选地，请再次参考图1，所述第一NAND串22背离所述衬底10的表面抵接所述阵列存储层30。
从上述内容可知，本申请通过是第一NAND串22的尺寸大于第二NAND串32的尺寸，从而防止第一NAND串22与第二NAND串32发生断裂。本申请还可使所述第一NAND串22背离所述衬底10的表面抵接所述阵列存储层30，这样还可利用尺寸较大的第一NAND串22来架住阵列存储层30，使阵列存储层30的重力平均分配给第一NAND串22，进一步降低第一NAND串22与第二NAND串32断裂的风险，降低三维存储器1的制备难度。进一步可选地，第一NAND串22背离所述衬底10的表面与第一导体结构20背离所述衬底10的表面齐平，即所述第一NAND串22背离所述衬底10的表面与第一导体结构20背离所述衬底10的表面均抵接所述阵列存储层30。
可选地，请再次参考图1，所述第二NAND串32连接所述第一NAND串22背离所述衬底10表面的中心。
本申请还可使所述第二NAND串32连接所述第一NAND串22背离所述衬底10表面的中心。即第二NAND串32是对着第一NAND串22背离所述衬底10表面的中心设置的，从而缩短第一NAND串22左右两侧的力矩的差值的大小，使阵列存储层30的重力进一步平均分配给第一NAND串22，进一步降低第一NAND串22与第二NAND串32断裂的风险，降低三维存储器1的制备难度。可选地，第二NAND串32靠近第一NAND串22的表面的中心连接第一NAND串22背离所述衬底10表面的中心，也可以理解为第一NAND串22与第二NAND串32的截面呈轴对称图形。
请一并参考图2，图2为本申请第二实施方式提供的三维存储器的示意图。本实施方式中，所述三维存储器1还包括第二导体结构40，所述第二导体结构40设于所述第一NAND串22与所述衬底10之间。
本申请还可在第一NAND串22与所述衬底10之间再增设第二导体结构40，从而增加导体结构的接触的面积，而且还可防止第一NAND串22与衬底10进行接触，即通过第二导体结构40来将第一NAND串22与衬底10隔离设置。可选地，第二导体结构为第二外延层。进一步可选地，第二导体结构40的材质包括单晶硅。可选地，第一导体结构20与第二导体结构40通过同一道工艺制备而成。
请一并参考图3，图3为本申请第三实施方式提供的三维存储器的示意图。本实施方式中，所述三维存储器1还包括平坦层50与开口51，所述平坦层50设于阵列存储层30背离所述衬底10的一侧，所述开口51贯穿所述平坦层50与所述阵列存储层30以使所述第一导体结构20露出。
本申请还可设置平坦层50与开口51。其中，平坦层50覆盖阵列存储层30以及第二NAND串32，使表面平坦化。由于表面变得更加平整，因此，可使得后续部件的制备变得更简单。平坦层50的材质可以与所述绝缘层331的材质相同。优选地，所述平坦层50的材质可以为氧化物。更优选地，所述平坦层50的材质可以为氧化硅。制作平坦层50的方法包括但不限于化学气相沉积法(Chemical Vapor Deposition，CVD)、物理气相沉积法(Physical VaporDeposition，PVD)、原子层沉积法(Atomic Layer Deposition，ALD)和电镀工艺等。而开口51通过设置在平坦层50与阵列存储层30上，其中本申请在三维存储器1的后续制备中可通过开口51从而将所述替换层332蚀刻掉并填充金属(例如钨)从而制备成栅极层。而在形成栅极层之前，开口51还可为形成第一导体结构20而形成良好地沉积渠道，降低了形成第一导体结构20的制备难度。
除了上述三维存储器1，本发明实施例还提供了一种三维存储器1的制备方法。本发明实施例的三维存储器1及三维存储器1的制备方法都可以实现本发明的优点，二者可以一起使用，当然也可以单独使用，本发明对此没有特别限制。例如，作为一种选择，可以使用下文提供的三维存储器1的制备方法来制备上文的三维存储器1。
请一并参考图4-图10，图4为本申请第一实施方式提供的制备方法的工艺流程图。图5-图10分别为图4中步骤S100，S200，S300，S400，S500，S600对应的三维存储器的示意图。本实施方式提供了一种三维存储器1的制备方法，所述制备方法包括S100，S200，S300，S400，S500，S600。其中，S100，S200，S300，S400，S500，S600的详细介绍如下。
请参考图5，S100，提供衬底10，在所述衬底10的一侧形成第一牺牲层60。
请参考图6，S200，在所述第一牺牲层60背离所述衬底10的一侧形成阵列存储层30。
请参考图7，S300，在所述阵列存储层30上形成第二沟道孔31，并在所述第一牺牲层60与所述衬底10上形成第一沟道孔21，且所述第二沟道孔31在所述第一牺牲层60上的正投影位于所述第一沟道孔21内。
请参考图8，S400，在所述第一沟道孔21内形成第一NAND串22，在所述第二沟道孔31内形成与所述第一NAND串22相连的第二NAND串32。
请参考图9，S500，去除所述第一牺牲层60。
请参考图10，S600，在所述衬底10与所述阵列存储层30之间形成第一导体结构20。
本申请可先在衬底10的一侧形成第一牺牲层60。其中，第一牺牲层60的材质包括多晶硅，第一牺牲层60用于在其上形成阵列存储层30，以及形成第一导体结构20的沉积区域。这是因为第一牺牲层60作为替换层332，会在后续的制备过程中将其替换成第一导体结构20。
随后再形成阵列存储层30，设于阵列存储层30上的第二沟道孔31，设于第一牺牲层60与衬底10上的第一沟道孔21。至形成的先后顺序本文会在下文进行详细描述。
另外，本申请使所述第二沟道孔31在所述第一牺牲层60上的正投影位于所述第一沟道孔21内，这样在形成第一NAND串22与第二NAND串32时，便可使第一NAND串22的尺寸大于第二NAND串32的尺寸。可选地，第一NAND串22与第二NAND串32通过同一道工艺制备而成。
最后再去除第一牺牲层60，此时阵列存储层30只有依靠第一NAND串22来将其固定与支撑。由于本申请增加了第一NAND串22的尺寸大小，因此可通过第一NAND串22来更好地支撑支撑阵列存储层30，防止沟道层发生断裂或损坏的风险，降低三维存储器1的制备难度，提高三维存储器1的稳定性。另外，通过在衬底10与阵列存储层30之间设置第一导体结构20可有效降第一低导体结构的制备难度，防止在制备第一导体结构20时由于对准不好产生吃断的问题。
请一并参考图11-图13，图11为本申请第二实施方式提供的制备方法的工艺流程图。图12-图13分别为图11中步骤S110，S120对应的三维存储器的示意图。本实施方式中，在S100“提供衬底10，在所述衬底10的一侧形成第一牺牲层60”之后，还包括S110，S120。其中，S110，S120的详细介绍如下。
请参考图12，S110，在所述第一牺牲层60与所述衬底10上形成第一沟道孔21。
请参考图13，S120，在所述第一沟道孔21内形成第二牺牲层61。
本申请可在形成第一牺牲层60后便在第一牺牲层60与衬底10上形成第一沟道孔21，这样更方便制备各种形状的第一沟道孔21，从而不受阵列存储层30的限制。另外，本申请在形成第一沟道孔21之后，在第一沟道孔21内形成第二牺牲层61。第二牺牲层61的设置首先是便于后续在第一牺牲层60与第二牺牲层61上形成阵列存储层30。其次，第二牺牲层61可与第一牺牲层60的材质不同，从而在后续便于将其蚀刻掉并且不损伤第一牺牲层60。
请一并参考图14-图15，图14为本申请第三实施方式提供的制备方法的工艺流程图。图15为图14中步骤S111对应的三维存储器的示意图。本实施方式中，在S120“在所述第一沟道孔21内形成第二牺牲层61”之前，还包括S111。其中，S111的详细介绍如下。
请参考图15，S111，在所述第一沟道孔21内形成保护层70。
本申请在第一沟道孔21内形成第二牺牲层61之前，还可在第一沟道孔21内形成保护层70，该保护层70的作用可用于将第二牺牲层61与衬底10和第一牺牲层60分隔开来，这样后续在蚀刻掉第二牺牲层61时，可避免蚀刻到衬底10与第一牺牲层60从而保持第一沟道孔21的形状不会发生改变，即保证第一NAND串22的形状不会发生改变。可选地，此时第二牺牲层61与第一牺牲层60的材质可以相同也可以不同。
请一并参考图16-图17，图16为本申请第四实施方式提供的制备方法的工艺流程图。图17为图16中步骤S310对应的三维存储器的示意图。本实施方式中，S300“在所述阵列存储层30上形成第二沟道孔31，并在所述第一牺牲层60与所述衬底10上形成第一沟道孔21”包括S310。其中，S310的详细介绍如下。
请参考图17，S310，蚀刻所述阵列存储层30与所述第二牺牲层61，以在所述阵列存储层30上形成第二沟道孔31，并在所述第一牺牲层60与所述衬底10上形成所述第一沟道孔21。
从上述内容可知，本申请可在形成第一牺牲层60后，先蚀刻出第一沟道孔21，随后再在第一牺牲层60与第二牺牲层61上形成这列存储层，此时便可蚀刻所述阵列存储层30与所述第二牺牲层61，在所述阵列存储层30上形成第二沟道孔31后，继续蚀刻第二牺牲层61，便可在所述第一牺牲层60与所述衬底10上形成所述第一沟道孔21。
请一并参考图18-图20，图18为本申请第五实施方式提供的制备方法的工艺流程图。图19-图20分别为图18中步骤S320，S330对应的三维存储器的示意图。本实施方式中，在S300“在所述第一沟道孔21内形成第一NAND串22，在所述第二沟道孔31内形成第二NAND串32”之后，还包括S320，S330。其中，S320，S330的详细介绍如下。
请参考图19，S320，在所述阵列存储层30与所述第二NAND串32背离所述衬底10的一侧形成平坦层50。
请参考图20，S330，形成贯穿所述平坦层50与所述阵列存储层30的开口51。
本申请在形成第一NAND串22与第二NAND串32之后，为了蚀刻掉第一牺牲层60从而替换成第一导体结构20，因此本申请可先在所述阵列存储层30与所述第二NAND串32背离所述衬底10的一侧形成平坦层50。随后再形成贯穿所述平坦层50与所述阵列存储层30的开口51。本申请在后续制备中会往开口51中添加材料从而形成栅极层。而在形成栅极层之前，开口51还可为形成第一导体结构20而形成良好地沉积渠道，即通过开口51来去除第一牺牲层60，降低了形成第一导体结构20的制备难度。
请一并参考图21-图24，图21为本申请第六实施方式提供的制备方法的工艺流程图。图22-图24分别为图21中步骤S510，S520，S530对应的三维存储器的示意图。本实施方式中，S500“去除所述第一牺牲层60”包括S510，S520，S530。其中，S510，S520，S530的详细介绍如下。
请参考图22，S510，在所述平坦层50背离所述衬底10的一侧与所述开口51的孔壁上形成第三牺牲层62。
请参考图23，S520，去除所述第一牺牲层60与至少部分所述保护层70。
请参考图24，S530，去除所述第三牺牲层62。
在形成开口51之后，若直接通过开口51来去除第一牺牲层60，会影响开口51周围的阵列存储层30。因此本申请可先在所述平坦层50背离所述衬底10的一侧与所述开口51的孔壁上形成第三牺牲层62。其中第三牺牲层62包括第一子牺牲层621与第二子牺牲层622，第一子牺牲层621相较于第二子牺牲层622靠近阵列存储层30设置，第一子牺牲层621可选自氮化硅，而第二子牺牲层622可选自氧化硅。本申请可利用第三牺牲层62来有效地保护开口51周围的阵列存储层30。随后再去除所述第一牺牲层60与至少部分所述保护层70。此时便可去除第三牺牲层62，或者，可在形成第一导体结构20之后，再去除第三牺牲层62。
请一并参考图25-图26，图25为本申请第七实施方式提供的制备方法的工艺流程图。图26为图25中步骤S610对应的三维存储器的示意图。本实施方式中，S600“在所述衬底10与所述阵列存储层30之间形成第一导体结构20”包括S610。其中，S610的详细介绍如下。
请参考图26，S610，在所述衬底10与所述阵列存储层30之间形成第一导体结构20，在所述衬底10与所述第一NAND串22之间形成第二导体结构40。
由于上述步骤将保护层70进行了去除，因此在向衬底10与阵列存储层30之间填充材料时，便可在所述衬底10与所述阵列存储层30之间形成第一导体结构20，在所述衬底10与所述第一NAND串22之间形成第二导体结构40，即第一导体结构20与第二导体结构40是通过同一道工序制备而成的。
本申请还提供了一种电子设备，包括处理器和如本申请上述实施方式提供的三维存储器1，所述处理器用于向所述三维存储器1中写入数据和读取数据。
本申请还提供了一种电子设备，包括本申请提供的三维存储器1。具体而言，电子设备可以为电子计算机、智能手机、智能电视、智能机顶盒、智能路由器、电子数码相机等具有存储装置的设备。本申请的电子设备通常还包括处理器、输入输出装置、显示装置等。本申请提供的三维存储器11通过封装等工艺制作形成闪存等存储装置，存储装置用于存储文件或数据，并供处理器调用。具体而言，处理器可以向存储装置，即本申请提供的三维存储器1中写入数据，也可以从存储装置，即本申请提供的三维存储器1中读取数据。输入输出装置用于输入指令或输出信号，显示装置将信号可视化，实现电子设备的各种功能。本申请提供的电子设备，通过采用本申请提供的三维存储器1，可降低电子设备的制备难度，提高电子设备的良品率与稳定性。
以上对本申请实施方式所提供的内容进行了详细介绍，本文对本申请的原理及实施方式进行了阐述与说明，以上说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。
Claims (13)
1.一种三维存储器，其特征在于，所述三维存储器包括：
衬底；
第一导体结构，所述第一导体结构设于所述衬底的一侧，所述衬底与所述第一导体结构上设有第一沟道孔，所述第一沟道孔内设有第一NAND串；以及
阵列存储层，所述阵列存储层设于所述第一导体结构背离所述衬底的一侧，所述阵列存储层上设有第二沟道孔，所述第二沟道孔贯穿所述阵列存储层，且所述第二沟道孔在所述第一导体结构上的正投影位于所述第一沟道孔内，所述第二沟道孔内设有与所述第一NAND串相连的第二NAND串。
2.如权利要求1所述的三维存储器，其特征在于，所述第一NAND串背离所述衬底的表面抵接所述阵列存储层。
3.如权利要求1所述的三维存储器，其特征在于，所述三维存储器还包括第二导体结构，所述第二导体结构设于所述第一NAND串与所述衬底之间。
4.如权利要求1所述的三维存储器，其特征在于，所述第二NAND串连接所述第一NAND串背离所述衬底表面的中心。
5.如权利要求1所述的三维存储器，其特征在于，所述三维存储器还包括平坦层与开口，所述平坦层设于阵列存储层背离所述衬底的一侧，所述开口贯穿所述平坦层与所述阵列存储层以使所述第一导体结构露出。
6.一种三维存储器的制备方法，其特征在于，所述制备方法包括：
提供衬底，在所述衬底的一侧形成第一牺牲层；
在所述第一牺牲层背离所述衬底的一侧形成阵列存储层；
在所述阵列存储层上形成第二沟道孔，并在所述第一牺牲层与所述衬底上形成第一沟道孔，且所述第二沟道孔在所述第一牺牲层上的正投影位于所述第一沟道孔内；
在所述第一沟道孔内形成第一NAND串，在所述第二沟道孔内形成与所述第一NAND串相连的第二NAND串；
去除所述第一牺牲层；以及
在所述衬底与所述阵列存储层之间形成第一导体结构。
7.如权利要求6所述的制备方法，其特征在于，在“提供衬底，在所述衬底的一侧形成第一牺牲层”之后，还包括：
在所述第一牺牲层与所述衬底上形成第一沟道孔；
在所述第一沟道孔内形成第二牺牲层。
8.如权利要求7所述的制备方法，其特征在于，在“在所述第一沟道孔内形成第二牺牲层”之前，还包括：
在所述第一沟道孔内形成保护层。
9.如权利要求7所述的制备方法，其特征在于，“在所述阵列存储层上形成第二沟道孔，并在所述第一牺牲层与所述衬底上形成第一沟道孔”包括：
蚀刻所述阵列存储层与所述第二牺牲层，以在所述阵列存储层上形成第二沟道孔，并在所述第一牺牲层与所述衬底上形成所述第一沟道孔。
10.如权利要求8所述的制备方法，其特征在于，在“在所述第一沟道孔内形成第一NAND串，在所述第二沟道孔内形成第二NAND串”之后，还包括：
在所述阵列存储层与所述第二NAND串背离所述衬底的一侧形成平坦层；
形成贯穿所述平坦层与所述阵列存储层的开口。
11.如权利要求10所述的制备方法，其特征在于，“去除所述第一牺牲层”包括：
在所述平坦层背离所述衬底的一侧与所述开口的孔壁上形成第三牺牲层；
去除所述第一牺牲层与至少部分所述保护层；以及
去除所述第三牺牲层。
12.如权利要求11所述的制备方法，其特征在于，“在所述衬底与所述阵列存储层之间形成第一导体结构”包括：
在所述衬底与所述阵列存储层之间形成第一导体结构，在所述衬底与所述第一NAND串之间形成第二导体结构。
13.一种电子设备，其特征在于，包括处理器和如权利要求1-5任一项所述的三维存储器，所述处理器用于向所述三维存储器中写入数据和读取数据。
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|---|---|---|---|---|
| CN112951834A (zh) * | 2021-02-22 | 2021-06-11 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109742084A (zh) * | 2018-11-23 | 2019-05-10 | 长江存储科技有限责任公司 | 电子设备、三维存储器及其制作方法 |
| CN110088905A (zh) * | 2016-11-03 | 2019-08-02 | 桑迪士克科技有限责任公司 | 用于三维存储器器件中直接源极接触的灯泡形存储器堆叠结构 |
| CN110364536A (zh) * | 2019-07-23 | 2019-10-22 | 长江存储科技有限责任公司 | 三维存储器的制造方法以及三维存储器 |
| US10475879B1 (en) * | 2018-06-28 | 2019-11-12 | Sandisk Technologies Llc | Support pillar structures for leakage reduction in a three-dimensional memory device and methods of making the same |
-
2020
- 2020-02-03 CN CN202010079376.1A patent/CN111261635B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110088905A (zh) * | 2016-11-03 | 2019-08-02 | 桑迪士克科技有限责任公司 | 用于三维存储器器件中直接源极接触的灯泡形存储器堆叠结构 |
| US10475879B1 (en) * | 2018-06-28 | 2019-11-12 | Sandisk Technologies Llc | Support pillar structures for leakage reduction in a three-dimensional memory device and methods of making the same |
| CN109742084A (zh) * | 2018-11-23 | 2019-05-10 | 长江存储科技有限责任公司 | 电子设备、三维存储器及其制作方法 |
| CN110364536A (zh) * | 2019-07-23 | 2019-10-22 | 长江存储科技有限责任公司 | 三维存储器的制造方法以及三维存储器 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112951834A (zh) * | 2021-02-22 | 2021-06-11 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
| CN113345909A (zh) * | 2021-05-31 | 2021-09-03 | 长江存储科技有限责任公司 | 三维存储器、三维存储器的制备方法及存储*** |
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