CN111223818B - 像素驱动电路及其制作方法 - Google Patents

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Abstract

本申请提供一种像素驱动电路及其制作方法，通过一道工艺在基板上制作包括第一金属图案、第一遮光图案、第二金属图案、第二遮光图案、第三遮光图案以及第三金属图案的金属层，并在钝化层上形成第一阳极图案以及第二阳极图案，第一阳极图案通过第一过孔与所述金属层连接，形成第三晶体管的漏极，第二阳极图案通过第二过孔与金属层连接，形成所述第一晶体管的漏极以及第二晶体管的漏极，减少了生产工序，不仅提高了生产效率，还降低了生产成本。

Description

像素驱动电路及其制作方法
技术领域
本申请涉及显示技术领域，具体涉及一种像素驱动电路及其制作方法。
背景技术
有机发光显示面板（OrganicLight-Emitting Display，OLED）具有低功耗、高色域、高亮度、宽视角、高响应速度等优点，因此备受市场的青睐。而OLED面板内具有呈阵列式排布的多个像素，每一像素都需要通过一像素驱动电路进行驱动。现有的3T1C像素驱动电路（包括三个薄膜晶体管和一存储电容）能够补偿驱动薄膜晶体管的阈值电压，使OLED面板的显示亮度更均匀。
但是，在现有的3T1C像素驱动电路制成过程中，需要对多个功能层进行开孔以实现薄膜晶体管之间的连接，生产工序复杂，从而造成生产成本较高。
发明内容
本申请实施例提供一种像素驱动电路及其制作方法，以解决像素驱动电路的生产工序复杂，生产成本高的技术问题。
本申请提供一种像素驱动电路的制作方法，包括：
提供一基板；
在所述基板上形成金属层以及缓冲层，所述金属层包括第一金属图案、第一遮光图案、第二金属图案、第二遮光图案、第三遮光图案以及第三金属图案，所述缓冲层包括第一缓冲图案、第二缓冲图案以及第三缓冲图案，所述第一缓冲图案与所述第二遮光图案对应，所述第二缓冲图案与所述第三遮光图案对应，所述第三缓冲图案与所述第一遮光图案对应；
在所述第一缓冲图案上制备第一晶体管、在所述第二缓冲图案上制备第二晶体管以及在所述第三缓冲图案上制备第三晶体管；
在所述第一晶体管、第二晶体管以及第三晶体管上沉积钝化层；
对所述钝化层进行图案化处理，以在所述钝化层上形成第一过孔以及第二过孔，所述第一过孔对应设置在所述第一晶体管上，且所述第一过孔贯穿所述第一晶体管并延伸至所述金属层上，所述第二过孔对应设置在所述第一晶体管与所述第二晶体管之间；
在所述钝化层上形成第一阳极图案以及第二阳极图案，所述第一阳极图案通过所述第一过孔与所述金属层连接，形成所述第三晶体管的漏极，所述第二阳极图案通过所述第二过孔与所述金属层连接，形成所述第一晶体管的漏极以及第二晶体管的漏极。
在本申请提供的制作方法中，所述在所述基板上形成金属层以及缓冲层，包括：
在所述基板上沉积一层金属层；
对沉积在所述基板上的金属层进行图案化处理，以在所述基板上形成具有图案化结构的金属层，所述金属层包括间隔排布的第一金属图案、第一遮光图案、第二金属图案、第二遮光图案、第三遮光图案以及第三金属图案；
在所述金属层上沉积缓冲层，并对沉积在基板上的缓冲层进行图案化处理，以露出所述第一金属图案、第二金属图案、第三金属图案以及部分第二遮光图案。
在本申请提供的制作方法中，所述在所述第一缓冲图案上制备第一晶体管、在所述第二缓冲图案上制备第二晶体管以及在所述第三缓冲图案上制备第三晶体管，包括：
在所述缓冲层上沉积沟道材料；
对沉积后的沟道材料进行图案化处理，以在所述缓冲层上形成第一沟道图案、第二沟道图案以及第三沟道图案；
分别在所述第一沟道图案、第二沟道图案以及第三沟道图案上制作栅极图案，以在所述第一沟道图案上形成第一栅极图案、在所述第二沟道图案上形成第二栅极图案、以及在所述第三沟道图案上形成第三栅极图案。
在本申请提供的制作方法中，对所述钝化层进行图案化处理，以在所述钝化层上形成第一过孔以及第二过孔，包括：
在所述钝化层上涂敷一层光刻胶层；
采用一道掩模板对所述光刻胶层进行曝光显影处理，得到处理后的光刻胶层；
基于处理后的光刻胶层，对所述钝化层进行刻蚀，以在所述钝化层上形成第一过孔以及第二过孔。
在本申请提供的制作方法中，所述基于处理后的光刻胶层，对所述钝化层进行刻蚀，以在所述钝化层上形成第一过孔以及第二过孔，包括：
以处理后的光刻胶层作为掩模，对所述钝化层、第一栅极图案以及第一绝缘图案进行刻蚀，得到第一过孔以及第二过孔。
在本申请提供的制作方法中，所述在所述钝化层上形成第一阳极图案以及第二阳极图案，包括：
在所述钝化层、第一过孔以及第二过孔上沉积阳极材料，得到阳极层；
对所述阳极层进行图案化处理，以在所述钝化层上形成第一阳极图案以及第二阳极图案，其中，所述第一阳极图案通过所述第一过孔与所述金属层连接，形成所述第三晶体管的漏极，所述第二阳极图案通过所述第二过孔与所述金属层连接，形成所述第一晶体管的漏极以及第二晶体管的漏极。
本申请提供了一种像素驱动电路，包括：
基板；
金属层，所述金属层设置在所述基板上，所述金属层包括间隔设置的第一金属图案、第一遮光图案、第二金属图案、第二遮光图案、第三遮光图案以及第三金属图案；
缓冲层，所述缓冲层设置在所述金属层上，所述缓冲层包括第一缓冲图案、第二缓冲图案以及第三缓冲图案，所述第一缓冲图案与所述第二遮光图案对应，所述第二缓冲图案与所述第三遮光图案对应，所述第三缓冲图案与所述第一遮光图案对应；
沟道层，所述沟道层设置在所述缓冲层上，所述沟道层包括第一沟道图案、第二沟道图案和第三沟道图案，所述第一沟道图案对应于所述第二遮光图案，所述第二沟道图案对应于所述第三遮光图案，所述第三沟道图案对应所述第一遮光图案；
栅极层，栅极层设置在所述沟道层上，所述栅极层包括间隔排布的第一栅极图案、第二栅极图案以及第三栅极图案，所述第一栅极图案设置在所述第一沟道图案上，所述第二栅极图案设置在所述第二沟道图案上，所述第三栅极图案设置在所述第三沟道图案上；
栅极层，栅极层设置在所述沟道层上，所述栅极层包括间隔排布的第一栅极图案、第二栅极图案以及第栅极图案，所述第一栅极图案设置在所述第一沟道图案上，所述第二栅极图案设置在所述第二沟道图案上，所述第三栅极图案设置在所述第三沟道图案上；
钝化层，所述钝化层设置在所述栅极层上，且所述钝化层覆盖所述沟道层以及缓冲层；
阳极层，所述阳极层设置在所述钝化层上，所述阳极层包括第一阳极图案以及第二阳极图案；
其中，所述钝化层上还设置有第一过孔以及第二过孔，所述第一过孔贯穿钝化层以及第一栅极图案，所述第二过孔贯穿所述钝化层，所述第一阳极图案通过所述第一过孔与所述第二金属图案连接，形成第三晶体管的漏极，所述第二阳极图案通过所述第二过孔与所述第二遮光图案连接，形成所述第一晶体管的漏极以及第二晶体管的漏极。
在本申请所提供的像素驱动电路中，所述晶体管层还包括设置在所述沟道层与栅极层之间的绝缘层，所述绝缘层包括间隔排布的第一绝缘图案、第二绝缘图案以及第三绝缘图案；
其中，所述第一沟道图案、第一绝缘图案以及第一栅极图案层叠设置在所述第一缓冲图案上，所述第二沟道图案、第二绝缘图案以及第二栅极图案层叠设置在所述第二缓冲图案上，所述第三沟道图案、第三绝缘图案以及第三栅极图案层叠设置在所述第三缓冲图案上，所述第一栅极图案通过所述第一阳极图案与所述第三沟道图案电性连接，所述第一沟道图案通过所述第二遮光图案与所述第二沟道图案电性连接，且所述第二遮光图案与所述第二阳极图案连接，所述第三沟道图案通过所述第二金属图案与所述第一阳极图案连接。
在本申请所提供的像素驱动电路中，所述第一金属图案、第一遮光图案、第二金属图案、第二遮光图案、第三遮光图案以及第三金属图案依次间隔排布；
其中，所述第一缓冲图案设置在所述第二遮光图案上，且部分所述第一缓冲图案沿所述第二金属图案与第二遮光图案之间的间隙设置，所述第二缓冲图案设置在所述第三遮光图案上，且一部分所述第二缓冲图案沿所述第二遮光图案与第三遮光图案之间的间隙设置，另一部分所述第二缓冲图案沿所述第三遮光图案与第三金属图案之间的间隙设置，所述第三缓冲图案设置在所述第一遮光图案上，且一部分所述第三缓冲图案沿所述第一金属图案与第一遮光图案之间的间隙设置，另一部分所述第三缓冲图案沿所述第一遮光图案与第二金属图案之间的间隙设置。
在本申请所提供的像素驱动电路中，在垂直于所述基板的方向上，所述第三栅极图案和所述第一遮光图案的相对重叠区域形成存储电容。
在本申请所提供的像素驱动电路中，所述沟道层的材料包括氧化物半导体和多晶硅。
本申请提供的像素驱动电路及其制作方法，所述制作方法包括：提供一基板；在所述基板上形成金属层以及缓冲层，所述金属层包括第一金属图案、第一遮光图案、第二金属图案、第二遮光图案、第三遮光图案以及第三金属图案，所述缓冲层包括第一缓冲图案、第二缓冲图案以及第三缓冲图案，所述第一缓冲图案与所述第二遮光图案对应，所述第二缓冲图案与所述第三遮光图案对应，所述第三缓冲图案与所述第一遮光图案对应；在所述第一缓冲图案上制备第一晶体管、在所述第二缓冲图案上制备第二晶体管以及在所述第三缓冲图案上制备第三晶体管；在所述第一晶体管、第二晶体管以及第三晶体管上沉积钝化层；对所述钝化层进行图案化处理，以在所述钝化层上形成第一过孔以及第二过孔，所述第一过孔对应设置在所述第一晶体管上，且所述第一过孔贯穿所述第一晶体管并延伸至所述金属层上，所述第二过孔对应设置在所述第一晶体管与所述第二晶体管之间；在所述钝化层上形成第一阳极图案以及第二阳极图案，所述第一阳极图案通过所述第一过孔与所述金属层连接，形成所述第三晶体管的漏极，所述第二阳极图案通过所述第二过孔与所述金属层连接，形成所述第一晶体管的漏极以及第二晶体管的漏极。本申请通过一道工艺在基板上制作包括第一金属图案、第一遮光图案、第二金属图案、第二遮光图案、第三遮光图案以及第三金属图案的金属层，并在钝化层上形成第一阳极图案以及第二阳极图案，第一阳极图案通过第一过孔与所述金属层连接，形成第三晶体管的漏极，第二阳极图案通过第二过孔与金属层连接，形成所述第一晶体管的漏极以及第二晶体管的漏极，减少了生产工序，不仅提高了生产效率，还降低了生产成本。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请提供的像素驱动电路的结构示意图；
图2为图1的像素驱动电路的等效电路图；
图3为本申请提供的像素驱动电路的流程示意图；
图4为图1所示区域第一晶体管T1的剖面图。
具体实施方式
下面详细描述本申请的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。
请参阅图1，图1为本申请提供的像素驱动电路的结构示意图。本申请提供一种像素驱动电路1，该像素驱动电路1包括基板10、金属层20、缓冲层30、沟道层401、钝化层50以及阳极层60。
其中，金属层20设置在基板10上，金属层20可以包括第一金属图案201A、第一遮光图案201B、第二金属图案202A、第二遮光图案202B、第三遮光图案203A以及第三金属图案203B，缓冲层30设置在金属层20上，该缓冲层30可以包括第一缓冲图案301、第二缓冲图案302以及第三缓冲图案303，第一缓冲图案301与第二遮光图案202B对应，第二缓冲图案302与第三遮光图案203B对应，第三缓冲图案303与第一遮光图案201B对应，沟道层401设置在缓冲层30上，沟道层401包括第一沟道图案401A、第二沟道图案401B以及第三沟道图案401C，第一沟道图案401A对应于第二遮光图案202B，第二沟道图案401B对应于第三遮光图案203B，第三沟道图案401C对应第一遮光图案201B，栅极层403设置在沟道层401上，且栅极层403包括包括间隔排布的第一栅极图案403A、第二栅极图案403B以及第栅极图案403C，需要说明的，在栅极层403与沟道层401之间还包括绝缘层402，绝缘层402用于将栅极层403与沟道层401之间绝缘，绝缘层402具体可以包括包括间隔排布的第一绝缘图案402A、第二绝缘图案402B以及第三绝缘图案402C，钝化层50设置在栅极层403上，且钝化层403覆盖沟道层401以及缓冲层30，阳极层60设置在钝化层50上，阳极层60可以包括第一阳极图案601和第二阳极图案602，其中，钝化层50上还设置有第一过孔701和第二过孔702，第一阳极图案601通过第一过孔701与第二金属图案202A连接，形成第三晶体管T3的漏极，第二阳极图案602通过第二过孔702与第二遮光图案202B连接，形成第一晶体管T1的漏极以及第二晶体管T2的漏极。
进一步的，第一沟道图案401A、第一绝缘图案402A以及第一栅极图案403A层叠设置在第一缓冲图案301上，第二沟道图案401B、第二绝缘图案402B以及第二栅极图案403B层叠设置在第二缓冲图案302上，第三沟道图案401C、第三绝缘图案402B以及第三栅极图案403C层叠设置在第三缓冲图案303上，第一栅极图案403A通过第一阳极图案601与第三沟道图案401C电性连接，第一沟道图案401A通过第二遮光图案202B与第二沟道图案401B电性连接，且第二遮光图案202B与第二阳极图案602连接，第三沟道图案401C通过第二金属图案202A与第一阳极图案601连接。
在一些实施例中，第一金属图案201A、第一遮光图案201B、第二金属图案202A、第二遮光图案202B、第三遮光图案203A以及第三金属图案203B依次间隔排布，第一缓冲图案301设置在第二遮光图案202B上，且部分第一缓冲图案301沿第二金属图案202A与第二遮光图案202B之间的间隙设置，第二缓冲图案302设置在第三遮光图案203B上，且一部分第二缓冲图案302沿第二遮光图案202B与第三遮光图案203B之间的间隙设置，另一部分第二缓冲图案302沿第三遮光图案203B与第三金属图案203A之间的间隙设置，第三缓冲图案303设置在第一遮光图案201B上，且一部分第三缓冲图案303沿第一金属图案201A与第一遮光图案201B之间的间隙设置，另一部分第三缓冲图案303沿第一遮光图案201B与第二金属图案202A之间的间隙设置。
在一些实施例中，沟道层401的材料包括氧化物半导体和多晶硅。
在一些实施例中，在垂直于基板的方向上如箭头a所示，第三栅极图案403C和第一遮光图案201B的相对重叠区域形成存储电容Cst。
请结合图1，并参阅图2，图2为图1的像素驱动电路的等效电路图，本申请一道工艺在基板10上制作包括第一金属图案201A、第一遮光图案201B、第二金属图案202A、第二遮光图案202B、第三遮光图案203A以及第三金属图案203B的金属层20，并在钝化层50上形成第一阳极图案601以及第二阳极图案602，第一阳极图案601通过第一过孔701与第二金属图案202A连接，形成第三晶体管T3的漏极，第二阳极图案602通过第二过孔702与第二遮光图案202B连接，形成第一晶体管T1的漏极以及第二晶体管T2的漏极，即，第一晶体管T1的栅极与第三晶体管T3的漏极可以通过第二阳极图案602以及第二金属图案202A实现电性连接，因此，减少了生产工序，不仅提高了生产效率，还降低了生产成本。
请继续参阅图1，并结合图3，图3为本申请提供的像素驱动电路的流程示意图，本申请提供一种像素驱动电路的制作方法，具体可以包括如下步骤：
一种像素驱动电路的制作方法，包括：
S101、提供一基板。
基板10可以为玻璃基板、石英基板、树脂基板或其他类型基板，在此不作赘述。
S102、在基板上形成金属层以及缓冲层。
首先，可以在基板10上沉积一层金属层，然后，再对沉积在基板10上的金属层20进行图案化处理，金属层20的材料为导电性优以及遮光性好的金属，一般为钼、铜、铝或复合金属，比如，可以通过一道掩膜板对金属层20进行刻蚀，刻蚀后的金属层20可以包括第一金属图案201A、第一遮光图案201B、第二金属图案202A、第二遮光图案202B、第三遮光图案203A以及第三金属图案203B，紧接着，在该金属层20上沉积一层缓冲层30，并对该缓冲层30进行图案化处理，以露出第一金属图案201A、第二金属图案202A、第二遮光图案202B以及部分第三金属图案203A，如图1所示，也即，在一些实施例中，步骤“在基板上形成金属层以及缓冲层”，具体可以包括：
（11）在基板上沉积一层金属层；
（12）对沉积在基板上的金属层进行图案化处理，以在基板上形成具有图案化结构的金属层；
（13）在金属层上沉积缓冲层，并对沉积在基板上的缓冲层进行图案化处理，以露出第一金属图案、第二金属图案、第二遮光图案以及部分第三金属图案。
缓冲层30包括第一缓冲图案301、第二缓冲图案302以及第三缓冲图案303，第一缓冲图案301与第二遮光图案202B对应，第二缓冲图案302与第三遮光图案203B对应，第三缓冲图案303与第一遮光图案201B对应，如图1所示。
S103、在第一缓冲图案上制备第一晶体管、在第二缓冲图案上制备第二晶体管以及在第三缓冲图案上制备第三晶体管。
在经图案化处理后的缓冲层30上沉积沟道层401。对导电沟道层401进行图案化处理，形成第一沟道图案401A、第二沟道图案401B以及第三沟道图案401C。其中，沟道层401的材料可以是氧化物半导体、多晶硅、非晶硅等。具体的，该氧化物半导体可以为铟镓锌氧化物(IGZO)、氧化铟锡锌（ITZO）和氧化锌(ZnO)等。
即，在一些实施例中，步骤“在第一缓冲图案上制备第一晶体管、在第二缓冲图案上制备第二晶体管以及在第三缓冲图案上制备第三晶体管”，具体可以包括：
（21）在缓冲层上沉积沟道材料；
（22）对沉积后的沟道材料进行图案化处理，以在缓冲层上形成第一沟道图案、第二沟道图案以及第三沟道图案；
（23）分别在第一沟道图案、第二沟道图案以及第三沟道图案上制作栅极图案，以在所述第一沟道图案上形成第一栅极图案、在第二沟道图案上形成第二栅极图案、以及在第三沟道图案上形成第三栅极图案。
具体结构请参阅前面实施例，在此不再赘述。
需要说明的是，第一缓冲图案完全覆盖第一遮光金属图案201B，使得第一金属图案201A和第二金属图案202A之间隔离开，起到了隔离的作用。
然后，在第一沟道图案401A、第二沟道图案401B以及第三沟道图案401C上分别形成第一绝缘图案402A、第二绝缘图案402B、第三绝缘图案402C、第一栅极图案403A、第二栅极图案403B以及第栅极图案403C，如图1所示，另外，第二缓冲图案302设置在第二金属图案202A和第二遮光图案202B之间的间隙处，并覆盖部分的第二遮光图案202B，不仅可以隔离第二金属图案202A和第二遮光图案202B，第二沟道图案401B可以通过第二遮光金属图案202B与第二沟道图案401C进行电性连接。
需要说明的是，在一些实施例中，在第一沟道图案401A、第二沟道图案401B以及第三沟道图案401C上分别形成第一绝缘图案402A、第二绝缘图案402B以及第三绝缘图案402C后，可以以第一绝缘图案402A、第二绝缘图案402B以及第三绝缘图案402C作为掩膜，制作第一栅极图案403A、第二栅极图案403B以及第栅极图案403C，进而进一步简化工序，从而提高了生产效率。
S104、在第一晶体管、第二晶体管以及第三晶体管上沉积钝化层。
例如，可以通过化学气相沉积工艺在第一晶体管T1、第二晶体管T2以及第三晶体管T3上沉积钝化层50，钝化层50的材料可以是氧化硅、氮化硅或氧化硅和氮化硅的叠层结构等，具体结构请参阅图1，在此不再赘述。
S105、对钝化层进行图案化处理，以在钝化层上形成第一过孔以及第二过孔。
比如，可以通过对钝化层50进行刻蚀，形成第一过孔701和第二过孔702，即，在一些实施例中，步骤“对钝化层进行图案化处理，以在钝化层上形成第一过孔以及第二过孔”，具体可以包括：
（31）在钝化层上涂敷一层光刻胶层；
（32）采用一道掩模板对光刻胶层进行曝光显影处理，得到处理后的光刻胶层；
（33）基于处理后的光刻胶层，对钝化层进行刻蚀，以在钝化层上形成第一过孔以及第二过孔。
具体的，首先，在钝化层50上沉积一层光刻胶层，然后，采用一道掩模板对该光刻胶层进行曝光显影，该掩膜板可以包括透光区和非透光区，该光刻胶层的材料可以为正性光刻胶或负性光刻胶，具体根据实际情况进行设置，随后，以曝光显影后的光刻胶层为掩膜，对钝化层50进行刻蚀，以在钝化层50上形成第一过孔701以及第二过孔702，其中，第一过孔701对应设置在第一晶体管T1处，并贯穿第一栅极图案403A以及第一绝缘图案402A，第二过孔702对应设置第一晶体管T1与第二晶体管T2之间，如图1所示，也即，步骤“基于处理后的光刻胶层，对钝化层进行刻蚀，以在钝化层上形成第一过孔以及第二过孔”，具体可以包括：以处理后的光刻胶层作为掩模，对钝化层、第一栅极图案以及第一绝缘图案进行刻蚀，得到第一过孔以及第二过孔。
S106、在钝化层上形成第一阳极图案以及第二阳极图案。
具体的，可以在钝化层50上沉积一层阳极层，并对该阳极层进行图案化处理，以在钝化层50上形成第一阳极图案601以及第二阳极图案602，其中，第一阳极图案601通过第一过孔701与金属层20连接，具体可以第一阳极图案601通过第一过孔701与第二金属图案202A连接，使得第二金属图案202A以及部分第三沟道图案401C作为第三晶体管T3的漏极，第二阳极图案602通过第二过孔702与与金属层20连接，具体可以第二阳极图案602通过第二过孔702与第二遮光图案202B连接，使得部分第二遮光图案202B和部分第一沟道图案401A作为第一晶体管T1的漏极，如图4所示，图4为图1所示区域第一晶体管T1的剖面图，以及，使得部分第二遮光图案202B和部分第二沟道图案402A作为第一晶体管T2的漏极。
也即，在一些实施例中，步骤“在钝化层上形成第一阳极图案以及第二阳极图案”，具体可以包括：
（41）在钝化层、第一过孔以及第二过孔上沉积阳极材料，得到阳极层；
（42）对阳极层进行图案化处理，以在所述钝化层上形成第一阳极图案以及第二阳极图案。
本申请提供的像素驱动电路及其制作方法，所述制作方法包括：提供一基板，在基板上形成金属层以及缓冲层，在第一缓冲图案上制备第一晶体管、在第二缓冲图案上制备第二晶体管以及在第三缓冲图案上制备第三晶体管，在第一晶体管、第二晶体管以及第三晶体管上沉积钝化层，对钝化层进行图案化处理，以在钝化层上形成第一过孔以及第二过孔，在钝化层上形成第一阳极图案以及第二阳极图案，本申请通过一道工艺制作第一金属图案201A、第一遮光图案201B、第二金属图案202A、第二遮光图案202B、第三遮光图案203B以及第三金属图案203A，减少了生产工序，不仅提高了生产效率，还降低了生产成本。
以上对本申请实施例提供的像素驱动电路及其制作方法进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请。同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (11)

1.一种像素驱动电路的制作方法，其特征在于，包括：
提供一基板；
在所述基板上形成金属层以及缓冲层，所述金属层包括第一金属图案、第一遮光图案、第二金属图案、第二遮光图案、第三遮光图案以及第三金属图案，所述缓冲层包括第一缓冲图案、第二缓冲图案以及第三缓冲图案，所述第一缓冲图案与所述第二遮光图案对应，所述第二缓冲图案与所述第三遮光图案对应，所述第三缓冲图案与所述第一遮光图案对应；
在所述第一缓冲图案上制备第一晶体管、在所述第二缓冲图案上制备第二晶体管以及在所述第三缓冲图案上制备第三晶体管；
在所述第一晶体管、第二晶体管以及第三晶体管上沉积钝化层；
对所述钝化层进行图案化处理，以在所述钝化层上形成第一过孔以及第二过孔，所述第一过孔对应设置在所述第一晶体管上，且所述第一过孔贯穿所述第一晶体管并延伸至所述金属层上，所述第二过孔对应设置在所述第一晶体管与所述第二晶体管之间；
在所述钝化层上形成第一阳极图案以及第二阳极图案，所述第一阳极图案通过所述第一过孔与所述金属层连接，形成所述第三晶体管的漏极，所述第二阳极图案通过所述第二过孔与所述金属层连接，形成所述第一晶体管的漏极以及第二晶体管的漏极。
2.根据权利要求1所述的制作方法，其特征在于，所述在所述基板上形成金属层以及缓冲层，包括：
在所述基板上沉积一层金属层；
对沉积在所述基板上的金属层进行图案化处理，以在所述基板上形成具有图案化结构的金属层，所述金属层包括间隔排布的第一金属图案、第一遮光图案、第二金属图案、第二遮光图案、第三遮光图案以及第三金属图案；
在所述金属层上沉积缓冲层，并对沉积在基板上的缓冲层进行图案化处理，以露出所述第一金属图案、第二金属图案、第三金属图案、以及部分第二遮光图案。
3.根据权利要求1所述的制作方法，其特征在于，所述在所述第一缓冲图案上制备第一晶体管、在所述第二缓冲图案上制备第二晶体管以及在所述第三缓冲图案上制备第三晶体管，包括：
在所述缓冲层上沉积沟道材料；
对沉积后的沟道材料进行图案化处理，以在所述缓冲层上形成第一沟道图案、第二沟道图案以及第三沟道图案；
分别在所述第一沟道图案、第二沟道图案以及第三沟道图案上制作栅极图案，以在所述第一沟道图案上形成第一栅极图案、在所述第二沟道图案上形成第二栅极图案、以及在所述第三沟道图案上形成第三栅极图案。
4.根据权利要求2所述的制作方法，其特征在于，所述对所述钝化层进行图案化处理，以在所述钝化层上形成第一过孔以及第二过孔，包括：
在所述钝化层上涂敷一层光刻胶层；
采用一道掩模板对所述光刻胶层进行曝光显影处理，得到处理后的光刻胶层；
基于处理后的光刻胶层，对所述钝化层进行刻蚀，以在所述钝化层上形成第一过孔以及第二过孔。
5.根据权利要求4所述的制作方法，其特征在于，所述基于处理后的光刻胶层，对所述钝化层进行刻蚀，以在所述钝化层上形成第一过孔以及第二过孔，包括：
以处理后的光刻胶层作为掩模，对所述钝化层、第一栅极图案以及第一绝缘图案进行刻蚀，得到第一过孔以及第二过孔。
6.根据权利要求1所述的制作方法，其特征在于，所述在所述钝化层上形成第一阳极图案以及第二阳极图案，包括：
在所述钝化层、第一过孔以及第二过孔上沉积阳极材料，得到阳极层；
对所述阳极层进行图案化处理，以在所述钝化层上形成第一阳极图案以及第二阳极图案，其中，所述第一阳极图案通过所述第一过孔与所述金属层连接，形成所述第三晶体管的漏极，所述第二阳极图案通过所述第二过孔与所述金属层连接，形成所述第一晶体管的漏极以及第二晶体管的漏极。
7.一种像素驱动电路，其特征在于，包括：
基板；
金属层，所述金属层设置在所述基板上，所述金属层包括间隔设置的第一金属图案、第一遮光图案、第二金属图案、第二遮光图案、第三遮光图案以及第三金属图案；
缓冲层，所述缓冲层设置在所述金属层上，所述缓冲层包括第一缓冲图案、第二缓冲图案以及第三缓冲图案，所述第一缓冲图案与所述第二遮光图案对应，所述第二缓冲图案与所述第三遮光图案对应，所述第三缓冲图案与所述第一遮光图案对应；
沟道层，所述沟道层设置在所述缓冲层上，所述沟道层包括第一沟道图案、第二沟道图案和第三沟道图案，所述第一沟道图案对应于所述第二遮光图案，所述第二沟道图案对应于所述第三遮光图案，所述第三沟道图案对应所述第一遮光图案；
栅极层，栅极层设置在所述沟道层上，所述栅极层包括间隔排布的第一栅极图案、第二栅极图案以及第三栅极图案，所述第一栅极图案设置在所述第一沟道图案上，所述第二栅极图案设置在所述第二沟道图案上，所述第三栅极图案设置在所述第三沟道图案上；
钝化层，所述钝化层设置在所述栅极层上，且所述钝化层覆盖所述沟道层以及缓冲层；
阳极层，所述阳极层设置在所述钝化层上，所述阳极层包括第一阳极图案以及第二阳极图案；
其中，所述钝化层上还设置有第一过孔以及第二过孔，所述第一过孔贯穿钝化层以及第一栅极图案，所述第二过孔贯穿所述钝化层，所述第一阳极图案通过所述第一过孔与所述第二金属图案连接，形成第三晶体管的漏极，所述第二阳极图案通过所述第二过孔与所述第二遮光图案连接，形成第一晶体管的漏极以及第二晶体管的漏极。
8.根据权利要求7所述的像素驱动电路，其特征在于，所述晶体管层还包括设置在所述沟道层与栅极层之间的绝缘层，所述绝缘层包括间隔排布的第一绝缘图案、第二绝缘图案以及第三绝缘图案；
其中，所述第一沟道图案、第一绝缘图案以及第一栅极图案层叠设置在所述第一缓冲图案上，所述第二沟道图案、第二绝缘图案以及第二栅极图案层叠设置在所述第二缓冲图案上，所述第三沟道图案、第三绝缘图案以及第三栅极图案层叠设置在所述第三缓冲图案上，所述第一栅极图案通过所述第一阳极图案与所述第三沟道图案电性连接，所述第一沟道图案通过所述第二遮光图案与所述第二沟道图案电性连接，且所述第二遮光图案与所述第二阳极图案连接，所述第三沟道图案通过所述第二金属图案与所述第一阳极图案连接。
9.根据权利要求8所述的像素驱动电路，其特征在于，所述第一金属图案、第一遮光图案、第二金属图案、第二遮光图案、第三遮光图案以及第三金属图案依次间隔排布；
其中，所述第一缓冲图案设置在所述第二遮光图案上，且部分所述第一缓冲图案沿所述第二金属图案与第二遮光图案之间的间隙设置，所述第二缓冲图案设置在所述第三遮光图案上，且一部分所述第二缓冲图案沿所述第二遮光图案与第三遮光图案之间的间隙设置，另一部分所述第二缓冲图案沿所述第三遮光图案与第三金属图案之间的间隙设置，所述第三缓冲图案设置在所述第一遮光图案上，且一部分所述第三缓冲图案沿所述第一金属图案与第一遮光图案之间的间隙设置，另一部分所述第三缓冲图案沿所述第一遮光图案与第二金属图案之间的间隙设置。
10.根据权利要求9所述的像素驱动电路，其特征在于，在垂直于所述基板的方向上，所述第三栅极图案和所述第一遮光图案的相对重叠区域形成存储电容。
11.根据权利要求8所述的像素驱动电路，其特征在于，所述沟道层的材料包括氧化物半导体和多晶硅。
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