CN111223775A - 蚀刻方法和基板处理装置 - Google Patents

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Abstract

本发明涉及一种蚀刻方法和基板处理装置。[课题]扩大对象膜的能控制开口幅度的范围。[解决方案]提供一种蚀刻方法，其具备如下工序：提供基板的工序，所述基板具有蚀刻对象膜、含有硅的硬掩模和经图案化的抗蚀层；第1工序，在对前述硬掩模进行蚀刻之前，由含有包含碳和氟的气体以及稀释气体的第1气体、或含有包含碳和氢的气体以及稀释气体的第1气体生成等离子体，并在前述基板的表面形成保护膜；和，第2工序，在执行前述第1工序后，由第2气体生成等离子体，并对前述硬掩模进行蚀刻。

Description

蚀刻方法和基板处理装置
技术领域
本公开涉及蚀刻方法和基板处理装置。
背景技术
专利文献1公开了一种晶圆的处理方法，所述晶圆在硅基材上依次层叠有非晶碳膜、SiON膜、防反射膜和光致抗蚀层、且光致抗蚀层具有使防反射膜的一部分露出的开口部。专利文献1提出了使沉积物沉积在光致抗蚀膜的开口部的侧壁面以使开口部的开口幅度缩小至规定幅度的方案。
专利文献2中，使等离子体反应产物沉积在掩模层的侧壁来扩大掩模层的图案幅度，然后对下层膜进行蚀刻，并在蚀刻后的下层膜中埋入掩模材料，残留该掩模材料并将其作为掩模进行蚀刻，从而形成微细图案。
现有技术文献
专利文献
专利文献1：日本特开2010-41028号公报
专利文献2：日本特开2006-253245号公报
发明内容
发明要解决的问题
本公开提供可以扩大对象膜的能控制开口幅度的范围的技术。
用于解决问题的方案
根据本公开的一方案，提供一种蚀刻方法，其具备如下工序：提供基板的工序，所述基板具有蚀刻对象膜、含有硅的硬掩模和经图案化的抗蚀层；第1工序，在对前述硬掩模进行蚀刻之前，由含有包含碳和氟的气体以及稀释气体的第1气体、或含有包含碳和氢的气体以及稀释气体的第1气体生成等离子体，并在前述基板的表面形成保护膜；和，第2工序，在执行前述第1工序后，由第2气体生成等离子体，并对前述硬掩模进行蚀刻。
发明的效果
根据一个侧面，可以扩大对象膜的能控制开口幅度的范围。
附图说明
图1为示出一实施方式的基板处理装置的一例的图。
图2为示出现有的三层结构的蚀刻工序的一例的图。
图3为示出一实施方式的三层结构的蚀刻方法的一例的流程图。
图4为示出一实施方式的三层结构的蚀刻工序的一例的图。
图5为用于说明一实施方式的蚀刻方法的效果的一例的图。
图6为示出一实施方式的变形例1的蚀刻方法的一例的流程图。
图7为示出一实施方式的变形例2的蚀刻方法的一例的流程图。
附图标记说明
1 基板处理装置
10 处理容器
16 载置台
20 静电卡盘
22 直流电源
34 上部电极
48 第1高频电源
90 第2高频电源
101 光致抗蚀膜
102 DARC膜
103 有机膜
104 SiO2膜
105 保护膜
200 控制部
具体实施方式
以下，参照附图对用于实施本公开的方式进行说明。需要说明的是，本说明书和附图中，对于实质上相同的构成标注相同的符号，从而省略重复说明。
[基板处理装置的整体构成]
图1为示出一实施方式的基板处理装置1的一例的图。本实施方式的基板处理装置1是平行平板的电容耦合型等离子体处理装置，例如具有由表面经阳极氧化处理的铝形成的圆筒状的处理容器10。处理容器10接地。
在处理容器10的底部，借助由陶瓷等形成的绝缘板12配置有圆柱状的支撑台14，在该支撑台14上设有例如由铝形成的载置台16。载置台16构成下部电极，在其上的静电卡盘20上载置有晶圆W。
静电卡盘20以静电力吸附保持晶圆W。静电卡盘20具有以绝缘层20b夹持有由导电膜形成的电极20a的结构。电极20a与直流电源22连接，利用由来自直流电源22的直流电压产生的库仑力等静电力，晶圆W被吸附保持于静电卡盘20。
在载置台16上、且在晶圆W的周缘配置有例如由硅形成的导电性的边缘环24。在载置台16和支撑台14的外周侧面设有由石英等形成的圆筒状的内壁构件26。在边缘环24的外周侧面设有由石英等形成的环状的绝缘环25。
在支撑台14的内部，例如在圆周上设有制冷剂室28。制冷剂室28中，从设于外部的制冷机组借助配管30a、30b循环供给规定温度的制冷剂、例如冷却水，根据制冷剂的温度而控制载置台16上的晶圆W的处理温度。进而，来自导热气体供给机构的导热气体、例如He气体借助气体供给管线32供给至静电卡盘20的上面与晶圆W的背面之间。
在载置台16的上方，与载置台16对置地设有上部电极34。上部电极34与下部电极之间成为等离子体处理空间。上部电极34与载置台16上的晶圆W对置地形成与等离子体处理空间接触的面、即、对置面。
上部电极34借助绝缘性的遮蔽构件42被处理容器10的顶部支撑。上部电极34具备：电极板36，其构成与载置台16的对置面且具有多个气体排出孔37；和，电极支撑体38，其可拆卸地支撑该电极板36，由导电性材料、例如表面经阳极氧化处理的铝形成。电极板36优选由硅、SiC构成。在电极支撑体38的内部设有气体扩散室40，与气体排出孔37连通的多个气体通流孔41从该气体扩散室40向下方延伸。
电极支撑体38上形成有向气体扩散室40导入处理气体的气体导入口62，该气体导入口62与气体供给管64连接，气体供给管64与处理气体供给源66连接。在气体供给管64上从配置有处理气体供给源66的上游侧起依次设有质量流量控制器(MFC)68和开关阀70。而且，从处理气体供给源66，使处理气体借助气体供给管64到达气体扩散室40，从气体通流孔41、气体排出孔37以喷淋状排出至等离子体处理空间。如此，上部电极34作为用于供给处理气体的喷淋头发挥功能。需要说明的是，处理气体供给源66是供给蚀刻气体、其他气体的气体供给部的一例。
在载置台16上，借助供电棒47和匹配器46连接有第1高频电源48。第1高频电源48对载置台16施加等离子体生成用的高频电力即HF电力。HF的频率可以为40MHz～60MHz。匹配器46使第1高频电源48的内部阻抗与负载阻抗匹配。在载置台16上，可以连接有用于使规定的高频连通接地的滤波器。需要说明的是，从第1高频电源48供给的HF电力也可以施加至上部电极34。
在载置台16上，借助供电棒89和匹配器88连接有第2高频电源90。第2高频电源90对载置台16施加用于吸引离子的高频电力即LF电力。由此，离子被载置台16上的晶圆W吸引。第2高频电源90输出2MHz～13.56MHz的范围内的频率的高频电力。匹配器88使第2高频电源90的内部阻抗与负载阻抗匹配。
在处理容器10的底部设有排气口80，在该排气口80上借助排气管82连接有排气装置84。排气装置84具有涡轮分子泵等真空泵，能将处理容器10内减压至期望的真空度。另外，在处理容器10的侧壁设有晶圆W的装卸出口85，该装卸出口85能通过闸阀86开关。另外，沿着处理容器10的内壁可拆卸地设有沉积物屏蔽件11，所述沉积物屏蔽件11用于防止蚀刻时等生成的副产物(沉积物)附着在处理容器10。即，沉积物屏蔽件11构成处理容器的壁部。另外，沉积物屏蔽件11也可以设置于内壁构件26的外周、顶部的一部分。在处理容器10的底部的处理容器10的壁侧的沉积物屏蔽件11与内壁构件26侧的沉积物屏蔽件11之间设有挡板83。作为沉积物屏蔽件11和挡板83，可以使用铝材上覆盖有Y2O3等陶瓷而成的物质。
上述构成的基板处理装置中，进行蚀刻处理时，首先，使闸阀86为开状态，通过装卸出口85将晶圆W载入至处理容器10内，并载置于载置台16上。然后，以规定的流量从处理气体供给源66向气体扩散室40供给用于蚀刻等的等离子体处理的气体，通过气体通流孔41和气体排出孔37向处理容器10内供给。另外，通过排气装置84，将处理容器10内排气，设定为工艺条件的压力。
如此，在向处理容器10内导入了气体的状态下，从第1高频电源48对载置台16施加HF电力。另外，从第2高频电源90向载置台16施加LF电力。另外，从直流电源22向电极20a施加直流电压，将晶圆W保持于载置台16。
从上部电极34的气体排出孔37排出的处理气体主要通过HF电力进行解离和电离，生成等离子体。另外，通过对载置台16施加LF电力，从而主要控制等离子体中的离子。通过等离子体中的自由基、离子对晶圆W的被处理面进行蚀刻等。
在基板处理装置1中设有控制装置整体的动作的控制部200。控制部200依据存储于ROM(只读存储器，Read Only Memory)和RAM(随机存储存储器，Random Access Memory)等存储器的制程来执行蚀刻等等离子体处理。可以在制程中设定对工艺条件的装置的控制信息即工艺时间、压力(气体的排气)、高频电力、电压、各种气体流量。另外，可以在制程中设定处理容器内温度(上部电极温度、处理容器的侧壁温度、晶圆W温度、静电卡盘温度等)、从制冷机输出的制冷剂的温度等。需要说明的是，表示这些工艺的步骤、条件的制程可以存储于硬盘、半导体存储器。另外，制程以收纳于由CD-ROM、DVD等可移动性的计算机能读取的存储介质的状态下安装于规定位置并读取。
[现有的三层结构的蚀刻工序]
包括：对于依次层叠有被蚀刻对象膜、中间膜、硬掩模的三层结构的层叠膜，对硬掩模上的光致抗蚀膜的图案进行蚀刻的工序。图2(a)的例子中，在晶圆上形成有被蚀刻对象膜的一例即SiO2膜(硅氧化膜)104，在其上形成有中间层的一例即有机膜103。而且，作为位于其上的硬掩模的一例，形成有DARC(Dielectric Anti-Reflective Coating)膜102，在其上形成有光致抗蚀膜101的图案。
对于光致抗蚀膜101的图案，有时要求使蚀刻了被蚀刻对象膜后的开口幅度缩小几nm～几十nm。现有的蚀刻方法中，使用CF4气体和CHF3气体、或CF4气体、CHF3气体和O2气体，在蚀刻DARC膜102的期间控制CF4气体与CHF3气体的流量比，从而控制沉积于DARC膜102的沉积物的量。其中，也可以使用CH2F2、C4F8、CH4、C4F6。例如，相对于CF4气体，增加CHF3气体时，沉积于侧壁等的沉积量增加。由此，如图2(b)所示那样，进行了使DARC膜102的开口幅度(也称为“CD”(临界尺寸(critical dimension)))缩小等控制。之后，如图2(c)所示那样，使用了如下手法：以DARC膜102为掩模，对有机膜103进行蚀刻，以有机膜103为掩模，对被蚀刻对象膜即SiO2膜104进行蚀刻，从而缩小SiO2膜104的CD。
然而，现有的蚀刻方法中，如果过度增加CHF3气体的流量，则产生蚀刻不良。即，在DARC膜102的经蚀刻的孔的底部沉积的沉积物增加，产生蚀刻终止，变得无法进行蚀刻。由此，基于CHF3气体的流量控制的CD的缩小存在限度，有时无法将CD缩小至所要求的值。
[一实施方式的三层结构的蚀刻工序]
因此，一实施方式中，提出了可以扩大对象膜的能控制CD的范围的蚀刻方法。特别是该蚀刻方法中，在以缩小对象膜的CD的方式能控制的方向上也可以扩大范围。以下，对于一实施方式的蚀刻方法，边参照图3～图5边进行说明。图3为示出一实施方式的三层结构的蚀刻方法的一例的流程图。图4为示出一实施方式的三层结构的蚀刻工序的一例的图。图5为用于说明一实施方式的蚀刻方法的效果的一例的图。
图4(a)示出通过一实施方式的蚀刻方法而蚀刻的层叠膜的一例。层叠膜的结构与图2(a)所示的三层结构的层叠膜相同。硬掩模为含硅膜，作为一例，可以举出SiO2、SiN、SiC、SiCN。作为光致抗蚀膜101的一例，可以举出有机膜。
将形成有以上的一例的层叠膜的晶圆W载入基板处理装置1，控制部200通过执行程序而控制一实施方式的蚀刻方法，所述程序示出本实施方式的蚀刻方法的步骤。程序由控制部200的存储器读入而用于前述控制。
(沉积工序)
本实施方式的蚀刻方法中，如图3的流程图中示出一例那样，首先，步骤S10中，对于图4(a)的三层结构的层叠膜形成保护膜105。图4(b)示出对于三层结构的层叠膜形成有保护膜105的状态。由此，可以缩小光致抗蚀膜101的图案的开口幅度。本工序的工艺条件为以下。
＜工艺条件＞
压力 50mT～100mT
HF电力 300W
LF电力 0W
气体种 H2、C4F6、Ar
本工序中，沉积性气体的C4F6气体在等离子体中成为CF系的沉积物，沉积在光致抗蚀膜101的图案的上面、侧壁和底面(DARC膜102上)，由此，形成保护膜105。
本工序为对硬掩模进行蚀刻之前，导入包含C、F和稀释气体的气体、或包含C、H和稀释气体的气体作为第1气体，形成保护膜的第1工序的一例。
本工序中所导入的第1气体不限定于H2气体、C4F6气体和Ar气体，可以为包含C、F和稀释气体的气体，也可以为包含C、H和稀释气体的气体。即，第1气体可以包含H2气体，也可以不包含H2气体。另外，第1气体中所含的C和F的气体或C和H的气体可以包含C4F6气体、C4F8气体、CH4气体和CH2F2气体中的至少任意一者。
另外，第1气体中所含的稀释气体不限定于Ar，可以为Ar气体、He气体和CO气体中的至少任意一者。
(DARC膜蚀刻工序)
接着，图3的步骤S12中，对DARC膜102以光致抗蚀膜101上的保护膜105的图案进行蚀刻。图4(c)示出DARC膜102被蚀刻的状态。通过保护膜105，可以缩小DARC膜102的图案的CD。本工序的蚀刻条件为以下。
＜蚀刻条件＞
直流电压(上部电极施加) 450V
气体种 CF4、CHF3、O2
本工序中，对DARC膜102进行蚀刻，使有机膜103露出。此时，在上述蚀刻条件下，可以将形成于光致抗蚀膜101的图案的底部的保护膜105与DARC膜102一起进行蚀刻。
本工序为在执行第1工序之后导入第2气体，对硬掩模进行蚀刻的第2工序的一例。第2气体可以为包含C和F的气体，也可以为包含C和H的气体。第2气体可以包含O2气体也可以不包含O2气体。例如，第2气体可以为CF4气体、CHF3气体和O2气体，也可以为CF4气体和CHF3气体。第2气体可以使用CH2F2气体代替CHF3气体。
返回图3，接着，步骤S14中，对有机膜103进行蚀刻，步骤S16中，对SiO2膜104进行蚀刻，使本处理结束。
有机膜103的蚀刻中，可以使用O2气体，但不限定于此。SiO2膜104的蚀刻中，可以使用CF4气体、C4F8气体、Ar气体，但不限定于此。
如以上说明那样，一实施方式的蚀刻方法中，在DARC膜102的蚀刻之前，使沉积物沉积在光致抗蚀膜101而形成保护膜105，通过所形成的保护膜105，执行使CD缩小的工序。之后，在能对DARC膜102和保护膜105进行蚀刻的蚀刻条件下，对DARC膜102和保护膜105进行蚀刻。由此，如图4(d)所示那样，以CD比现有还缩小了的DARC膜102为掩模，对有机膜103进行蚀刻。然后，以使CD缩小了的有机膜103为掩模，对SiO2膜104进行蚀刻。
根据本实施方式的蚀刻方法，在DARC膜102的蚀刻之前，追加使沉积物沉积在光致抗蚀膜101上的第1工序。由此，与现有的方法相比，可以扩大能控制蚀刻的对象膜的CD的范围。由此，可以缩小最终的被蚀刻对象膜即SiO2膜104的CD。
参照图5，对追加第1工序从而可以将能控制蚀刻的对象膜的CD的范围包含缩小CD的一侧在内地扩大的理由进行说明。图5的横轴表示O2气体的流量，纵轴表示对象膜的CD的值。
线A示出进行了本实施方式的第1工序(保护膜105的沉积工序：depo step)之后，用CF4气体、CHF3气体和O2气体进行第2工序(DARC膜102的蚀刻工序)的情况下，可变地控制O2气体的流量时的CD值的一例。
线B为上述现有的方法，示出在未进行本实施方式的第1工序(depo step)的情况下用相同的气体，进行DARC膜102的蚀刻工序的情况下，可变地控制O2气体的流量来控制CD的一例。此处，示出DARC膜102的蚀刻工序中可变地控制O2气体的流量的结果的CD值，但其为一例，即使可变地控制CF4气体或CHF3气体的流量，也相同地可以控制CD，成为同样的结果。
例如假定将形成于DARC膜102的开口的成为靶向的CD设为
Figure BDA0002271372890000091
通过进行本实施方式的第1工序，从而对于本实施方式的线A，与现有的方法的线B相比，可以增多对应于靶向的CD的O2气体的流量。
即，本实施方式的蚀刻方法中，与现有的方法相比，DARC膜102的蚀刻工序中在降低O2气体的流量的一侧也可以取得宽的幅度。其结果，可以使能控制DARC膜102的CD的范围也向减小CD的一侧扩大。
如果使用图5的曲线图，则对于表示现有的方法的线B，DARC膜102的蚀刻工序中使用的O2气体的能控制的范围内的成为中心的流量为22sccm。根据气体流量控制器的规格，O2气体的流量的最小控制值为5sccm，因此，对于表示现有的方法的线B，O2气体的能控制的流量的范围成为22sccm±17sccm。对应于此，现有的方法中，能控制CD的范围为153nm-215nm。
另一方面，对于本实施方式的线A，DARC膜102的蚀刻工序中使用的O2气体的能控制的范围内的成为中心的流量为47sccm。O2气体的流量的最小控制值为5sccm，因此，对于表示本实施方式的线A，O2气体的能控制的流量的范围成为47sccm±42sccm。对应于此，本实施方式中，能控制CD的范围为135nm-190nm。
因此，本实施方式中，与现有的方法相比，可以使能控制CD的范围的下限值从153nm缩小至135nm。其具有可以使CD的值比现有缩小20nm左右的显著的效果。本效果有如下意义：所要求的CD值变得更小的近年来，通过使CD缩小20nm左右，从而能进行进一步的微细加工。
由以上，根据本实施方式的蚀刻方法，在DARC膜102的蚀刻前，执行形成保护膜105的第1工序。由此，可以使DARC膜102的蚀刻工序中使用的气体的能控制的范围的成为中心的流量位移至更大的值，可以扩大该气体的能控制的流量的范围。由此，可以在更大的范围内控制对DARC膜102进行蚀刻时的气体的流量，可以将光致抗蚀膜105的图案的开口幅度即CD缩小至所要求的幅度。
其结果，以DARC膜102为掩模，对有机膜103进行蚀刻，之后，最终以有机膜103为掩模，对SiO2膜103进行蚀刻时，可以使SiO2膜103的CD缩小至目标值。
如此，可以使作为对象膜的DARC膜102的开口幅度缩小至目标靶向(例如
Figure BDA0002271372890000101
)的CD。由此，可以使作为中间膜的有机膜103、作为最终的被蚀刻对象膜的SiO2膜104的CD缩小至靶向的幅度。
[变形例]
(变形例1)
本实施方式的蚀刻方法中，在对DARC膜102进行蚀刻之前，执行形成保护膜105的第1工序。与此相对，以下中说明的本实施方式的变形例1的蚀刻方法中，在对硬掩模进行蚀刻的期间，执行形成保护膜105的第1工序。
对于变形例1的蚀刻方法，参照图6进行说明。步骤S10～S16的处理与本实施方式的蚀刻方法相同。不同于本实施方式的蚀刻方法的方面在于，在步骤S10之前执行步骤S20。即，如变形例1的蚀刻方法那样，可以在对DARC膜102进行蚀刻后，形成保护膜105。蚀刻DARC膜102的量可以为DARC膜102稍凹陷的程度，也可以为其以上。也可以为蚀刻DARC膜102约一半之前。
(变形例2)
另外，可以重复进行形成保护膜105的第1工序、和对DARC膜102进行蚀刻的第2工序。对于变形例2的蚀刻方法，参照图7进行说明。步骤S10～S16的处理与本实施方式的蚀刻方法相同。不同于本实施方式的蚀刻方法的方面在于，重复规定次数的步骤S10、S12所示的第1工序和第2工序。变形例2中，判定重复1次以上或多次的预先确定的规定次数的第1工序和第2工序(步骤S18)，对有机膜103和SiO2膜104进行蚀刻(步骤S14、S16)。
变形例2的蚀刻方法中，通过重复第1工序和第2工序，从而执行多次形成保护膜105的第1工序。由此，可以边进一步保护DARC膜102的侧壁边对DARC膜102进行蚀刻，可以精度更良好地控制SiO2膜104的CD值。
如以上中所说明那样，根据本实施方式和变形例1、2的蚀刻方法，可以扩大对象膜的能控制开口幅度的范围。
在此公开的一实施方式的蚀刻方法在全部方面示例，应认为没有限定。上述实施方式可以在不脱离所附的权利要求书和其主旨的情况下，以各种方式进行变形和改良。上述多个实施方式中记载的特征在不矛盾的范围内也可以取其他构成，另外，可以在不矛盾的范围内进行组合。
本公开的处理装置可以用于电容耦合等离子体(Capacitively Coupled Plasma(CCP))、电感耦合等离子体(Inductively Coupled Plasma(ICP))、径向线缝隙天线(Radial Line Slot Antenna(RLSA))、电子回旋共振等离子体(Electron CyclotronResonance Plasma)(ECR)、螺旋波等离子体(Helicon Wave Plasma(HWP))任何类型。
本说明书中，列举晶圆W作为基板的一例进行了说明。但是，基板不限定于此，可以为用于LCD(液晶显示器，Liquid Crystal Display)、FPD(平板显示器，Flat PanelDisplay)的各种基板、CD基板、印刷基板等。

Claims (9)

1.一种蚀刻方法，其具备如下工序：
提供基板的工序，所述基板具有蚀刻对象膜、含有硅的硬掩模和经图案化的抗蚀层；
第1工序，在对所述硬掩模进行蚀刻之前，由含有包含碳和氟的气体以及稀释气体的第1气体、或含有包含碳和氢的气体以及稀释气体的第1气体生成等离子体，并在所述基板的表面形成保护膜；和，
第2工序，在执行所述第1工序后，由第2气体生成等离子体，并对所述硬掩模进行蚀刻。
2.一种蚀刻方法，其具备如下工序：
提供基板的工序，所述基板具有蚀刻对象膜、含有硅的硬掩模和经图案化的抗蚀层；
第1工序，在对所述硬掩模进行蚀刻的期间，由含有包含碳和氟的气体以及稀释气体的第1气体、或含有包含碳和氢的气体以及稀释气体的第1气体生成等离子体，并在所述基板的表面形成保护膜；和，
第2工序，在执行所述第1工序后，由第2气体生成等离子体，并对所述硬掩模进行蚀刻。
3.根据权利要求1或2所述的蚀刻方法，其中，
所述第1气体中所含的稀释气体为Ar、He和CO中的至少任意一者。
4.根据权利要求1～3中任一项所述的蚀刻方法，其中，
所述第1气体包含C4F6、C4F8、CH4和CH2F2中的至少任意一者。
5.根据权利要求1～4中任一项所述的蚀刻方法，其中，
所述第2气体为包含碳和氟的气体或包含碳和氢的气体。
6.根据权利要求1～5中任一项所述的蚀刻方法，其中，
所述第1工序中施加的等离子体生成用的高频电力的频率为40MHz～60MHz。
7.根据权利要求1～6中任一项所述的蚀刻方法，其中，
重复进行2次以上的所述第1工序和所述第2工序，对所述硬掩模进行蚀刻。
8.根据权利要求1～7中任一项所述的蚀刻方法，其中，
所述基板在所述蚀刻对象膜与所述硬掩模之间还包含中间层。
9.一种基板处理装置，其具有：处理容器；在所述处理容器内载置基板的载置台；供给气体的气体供给部；和，控制部，
所述控制部通过执行程序而控制所述基板的处理，所述程序示出权利要求1～8中任一项所述的蚀刻方法的步骤。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113097066A (zh) * 2021-03-30 2021-07-09 上海华力微电子有限公司 半导体器件的制备方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11002063B2 (en) * 2018-10-26 2021-05-11 Graffiti Shield, Inc. Anti-graffiti laminate with visual indicia

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090035944A1 (en) * 2007-07-08 2009-02-05 Applied Materials, Inc. Methods of for forming ultra thin structures on a substrate
JP2012204668A (ja) * 2011-03-25 2012-10-22 Tokyo Electron Ltd プラズマエッチング方法および記憶媒体
CN103811312A (zh) * 2012-11-09 2014-05-21 台湾积体电路制造股份有限公司 形成图案的方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4522892B2 (ja) 2005-03-09 2010-08-11 東京エレクトロン株式会社 微細パターン形成方法
JP2010041028A (ja) 2008-07-11 2010-02-18 Tokyo Electron Ltd 基板処理方法
WO2011102140A1 (ja) * 2010-02-19 2011-08-25 東京エレクトロン株式会社 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090035944A1 (en) * 2007-07-08 2009-02-05 Applied Materials, Inc. Methods of for forming ultra thin structures on a substrate
JP2012204668A (ja) * 2011-03-25 2012-10-22 Tokyo Electron Ltd プラズマエッチング方法および記憶媒体
CN103811312A (zh) * 2012-11-09 2014-05-21 台湾积体电路制造股份有限公司 形成图案的方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113097066A (zh) * 2021-03-30 2021-07-09 上海华力微电子有限公司 半导体器件的制备方法
CN113097066B (zh) * 2021-03-30 2024-03-29 上海华力微电子有限公司 半导体器件的制备方法

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