CN111220902A - 一种基于集成电路圆片坐标分区的工程分析测试的方法 - Google Patents
一种基于集成电路圆片坐标分区的工程分析测试的方法 Download PDFInfo
- Publication number
- CN111220902A CN111220902A CN202010137844.6A CN202010137844A CN111220902A CN 111220902 A CN111220902 A CN 111220902A CN 202010137844 A CN202010137844 A CN 202010137844A CN 111220902 A CN111220902 A CN 111220902A
- Authority
- CN
- China
- Prior art keywords
- wafer
- test
- chip
- verification
- coordinate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
- G01B21/00—Measuring arrangements or details thereof, where the measuring technique is not covered by the other groups of this subclass, unspecified or not relevant
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2896—Testing of IC packages; Test features related to IC packages
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
本发明公开了一种基于集成电路圆片坐标分区的工程分析评估、测试验证的方法。在芯片级进行工程分析的整个流程会包含圆片加工、圆片测试、样片封装、样片验证、样片性能分析等多个环节。本发明所述的方法能够有效提升多因素组合调试项的验证和评估的效率。本方法基于圆片坐标分区方案的设计,在圆片测试阶段将一枚圆片上的芯片分区执行不同的组合调试项,并通过map图后处理,实现各类芯片的差异化标记,最终实现封装后芯片的分类验证和评估。此方法的好处在于可将串行的验证转为并行,同时可以有效避免不同圆片间的工艺差异出现的局部特征失效图形影响最终评估结论的问题。而且还降低了圆片测试程序开发的难度,更容易实现。
Description
技术领域
本发明属于集成电路芯片的测试开发领域,具体涉及不同组合调试项的芯片功能性能验证的工程验证工作。
背景技术
随着半导体加工工艺尺寸的进一步缩小,在深亚微米级,很多集成电路芯片都很难做到不通过调整Trim或配置参数就能够保证良率和一致性。尤其是对于NVM或RAM等小尺寸图形集中的模块内部,或者***设计中余量较小的一些关键的模拟参数,通常都需要进行Trim或配置参数的调整,来保证芯片功能性能的一致。而且有些参数还可能会存在只有一些特定的组合调试项才能使其最优化。对于产品分析评估与测试验证而言,有时芯片整体性能的不足又不一定能够在一次测试中就全部暴露出来,需要在芯片应用环境中做充分的评估和验证。这就要求工程技术人员需要从十几甚至几十种组合优化调试项中才能找出几种最佳优化调试项。然而,如果按照传统的方法对每种优化调试项一一进行加工、测试、封装、验证、分析评估的话,那工程周期则势必会非常长,难以满足产品快速上市的需要。
鉴于上述原因,需要尽可能地缩减整个工程周期,充分利用圆片阶段的特点,并行完成多种优化调试项的测试验证和分析评估。为此,本发明结合圆片测试中固有的坐标信息,通过ATE程序实现分区块测试,分区块产生捡拾map,进而分区块封装,分区块验证的方式。既实现了多种优化调试项配置芯片的并行产出,又可根据以往工艺特性,实现工艺特征的针对性验证,排除局部工艺偏差影响最终评估结论的可能。
发明内容
本发明的目的在于缩短工程技术人员从非常多的组合调试项中筛选出几种最佳优化调试项的过程,解决周期长、以及局部工艺缺陷容易影响最终评估结论的问题。
本发明是一种基于圆片坐标分区的工程分析测试的方法。圆片测试是圆片出厂的必经环节,而过程中会根据固有的坐标信息自动生成map图,以供封装捡拾。封装捡拾的过程中,依据的也正是芯片的坐标。本方法就是利用此环节,通过ATE程序实现自动化的分区配置不同调试项,在圆片级测试时,利用坐标分区方案实现芯片分类,进而实现芯片分类封装,实现组合调试项的并行分析评估和测试验证。
具体的技术方案描述如下:
1、因为整体思路采用了坐标作为芯片辨识的依据,所以为了便于圆片减划封装后,识别芯片采用的是哪种调试项进行测试的,需要利用芯片内部的存储单元,实现组合调试项的参数以及芯片在圆片上的坐标可记录到芯片内。同时可通过外部命令,读出写在芯片内部的参数和坐标。
2、对于圆片坐标分区方案的设计,以圆片上芯片的X、Y坐标为基准,根据需求进行分区。分区的方法可以有很多种,可以矩阵式划分,条状划分或特定区域性划分。为了尽量保证各种加工条件的芯片都能够以各种调试项的条件进行配置。简单常用的有以X轴坐标,周期性改变调试项的方式。以这种方式为例详细说明如图1:X坐标每增加1,则组合调试项编号加1,如共有n种调试项,则X坐标为1的全部芯片以调试项1为条件进行测试,X坐标为2的全部芯片以调试项2为条件进行测试,……,X坐标为n的全部芯片已调试项n为条件进行测试,X坐标为n+1的全部芯片与调试项1为条件进行测试,如此,以X/n取余数为调试项编号的方式,将芯片与调试项编号进行对应。为了实现自动化配置,可将其打包成一个特定的测试项,并利用此测试项实现程序流程的分支,实现后续参数写入的分区并行。完成整枚圆片的测试;为实现最终样品分布均匀,建议每种调试项的样本涵盖整个圆片的上中下左右各个方位的工艺区域,如不考虑开发复杂度,甚至可实现根据工艺加工的周期性区域来进行样品的区域划分。随后只需通过带有分区方案的测试程序对选定的圆片进行测试,通过参数配置,将组合调试项、芯片位于圆片上的坐标记录在芯片内,以便后续对芯片样品进行参数和坐标对应关系确认。
3、因为通过上述含有区域划分算法的测试程序分别对圆片不同分区进行参数配置和测试,各种配置区域的成品率以及Bin值分布,都可以通过对芯片的测试log、bin map、inkless map进行软件的二次处理。在bin map和inkless map图上利用不同的标记,区分不同区域、不同调试项的pass芯片,以便利用捡拾设备根据区分标记分别捡拾,实现样品的分类捡拾封装。
4、获取了各种调试项配置并测试的log、bin map后,可以根据实际的每个分区的bin值分布情况分析每种调试项对良率的影响,实现定量的分析每种调试项对各个电参数或AC参数的影响。同时因前期分区方案中考虑到了圆片上位置的影响,还可以明确工艺图形对各种调试项的敏感程度。
5、在获取了分类封装的样品后,可以利用各种调试项配置的样品,进行全面的评价验证。实现各种调试项并行测试,并行对比,在资源允许的情况下,可以并行进行可靠性验证。在一个验证周期内获取多种调试项配置后的结果。分析调试项配置不同,对芯片的功能、性能有怎样的影响,获取定量的横向对比数据。
附图说明
图1按X坐标分区示意图
图2传统组合调试项评估流程与本方法的整体流程对比图
图3按X坐标分区测试后map图后处理后的map示意图
具体实施方式
本发明是一套调试项组合方案评估分析的方法。以圆片测试环节分区为基础,配合map图捡拾技术,实现圆片上芯片的封装分组,并借此实现封装后样品的分组测试验证,以实现对多种组合方案横向对比评估的目的。流程见图2。
按照传统的方法,需要对组合调试项逐一进行CP、封装、测试验证的完成,才能最终达成选择最佳方案的目的。如果有那种组合调试项,则需进行n轮上述流程。采用本方法后,可以将串行的n轮试验,合并在一轮试验中。大大缩短整个的时程。过程中所用到的关键技术点包括:
1、本发明中的ATE程序中的分区算法模块,是基于X坐标进行的。程序的基本原理是,将从探针台获取到的芯片坐标信息,根据所需的组合种类的数量,做除法求余的计算,并根据余数的值将芯片的测试流程划分到指定的后续测试流程中即可。以3种调试项的情况为例,采用此方法进行圆片测试与传统圆片测试的区别见图3:
2、分区测试及inkless map图的生成所需的测试数据分析工具,是基于芯片坐标及ATE输出的rawdata,根据坐标规律对数据进行划分和整理,将每一类坐标的Bin值和坐标单独取出生成新的rawdata文件,再利用rawdata产生相应的Binmap和每个分区的inklessmap。
3、利用基于map的自动捡拾设备,实现对应n种调试项的n种map图的单独捡拾。并将其分为n组。分别进行封装和测试。
4、对n组样品分别进行需要进行横向对比的验证和测试。并从中分析其结果与调试项之间的相关性。并最终明确调试项的选择。
Claims (6)
1.一种基于集成电路圆片坐标分区的工程分析测试的方法,其特征在于,在圆片级测试时,利用坐标分区方案实现芯片分类,进而实现芯片分类封装,实现组合调试项的并行分析评估和测试验证,主要步骤包括:1)在芯片设计阶段,设计相应的方法将芯片在圆片测试时的坐标信息记录在芯片中;2)按照需求,进行圆片坐标分区方案设计,并在ATE测试程序中,将不同组合调试项的配置参数分别按上述方案写入指定区域的芯片内;3)将圆片测试后的map文件进行后期处理,实现不同分区芯片分类标记,进而分类捡拾封装;4)对分类标记的map图进行各分区圆片测试良率、失效图形的分析;5)对分类封装的样品进行各分区样品后续的分析评估和测试验证。
2.根据权利要求1所述的方法,其特征在于,所述步骤1)在芯片设计阶段,设计相应的方法将芯片在圆片测试时的坐标信息记录在芯片中:为了便于圆片减划封装后,识别芯片采用的是哪种调试项进行测试的,利用芯片内部的存数单元,实现组合调试项的标记以及芯片在圆片上的坐标可记录到芯片内,同时可通过外部命令,读出写在芯片内部的参数配置和坐标。
3.根据权利要求1所述的方法,其特征在于,所述步骤2)按照需求,进行圆片坐标分区方案设计,并在ATE测试程序中,将不同组合调试项的配置参数分别按上述方案写入指定区域的芯片内:按照后期并行分析的需求,进行圆片坐标分区方案设计,即以并行分析的需求,让X/Y坐标的规律性变化与调试项对应起来,并在ATE测试程序中,实现将不同组合调试项按上述方案写入指定区域芯片内;以圆片上芯片的X、Y坐标为基准,根据需求进行分区,完成整枚圆片的测试;为实现最终样品分布均匀,建议每种调试项的样本涵盖整个圆片的上中下左右各个方位的工艺区域,如不考虑开发复杂度,甚至可实现根据工艺加工的周期性区域来进行样品的区域划分。
4.根据权利要求1所述的方法,其特征在于,所述步骤3)将圆片测试后的map文件进行后期处理,实现不同分区芯片分类标记,进而分类捡拾封装:通过对测试的圆片bin map数据,对inkless map数据依据测试分区的规则,进行软件后处理,在bin map和inkless map图上利用不同的标记,区分不同区域、不同调试项的pass芯片,以便利用捡拾设备根据区分标记分别捡拾,实现样品的分类捡拾封装。
5.根据权利要求1所述的方法,其特征在于,所述步骤4)对分类标记的map图进行各分区圆片测试良率、失效图形的分析:因对芯片分区进行不同的调试项配置,各种配置区域的成品率以及Bin值分布,可以通过后续圆片测试数据的二次处理实现各种测试项目失效情况的区域化分析。
6.根据权利要求1所述的方法,其特征在于,所述步骤5)对分类封装的样品进行各分区样品后续的分析评估和测试验证:通过不同区域样品的分类捡拾封装,可通过后续样品的分组测试验证来完成最终的对比验证和调试项的确定。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010137844.6A CN111220902A (zh) | 2020-03-03 | 2020-03-03 | 一种基于集成电路圆片坐标分区的工程分析测试的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010137844.6A CN111220902A (zh) | 2020-03-03 | 2020-03-03 | 一种基于集成电路圆片坐标分区的工程分析测试的方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN111220902A true CN111220902A (zh) | 2020-06-02 |
Family
ID=70807664
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202010137844.6A Pending CN111220902A (zh) | 2020-03-03 | 2020-03-03 | 一种基于集成电路圆片坐标分区的工程分析测试的方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN111220902A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114416514A (zh) * | 2022-03-25 | 2022-04-29 | 南京伟测半导体科技有限公司 | 一种基于测试封装Mapping自动检查校验方法及*** |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000294611A (ja) * | 1999-04-02 | 2000-10-20 | Seiko Instruments Inc | ウエハ検査装置 |
CN102931114A (zh) * | 2011-08-11 | 2013-02-13 | 无锡华润上华科技有限公司 | 一种晶圆测试方法 |
CN106949926A (zh) * | 2016-01-06 | 2017-07-14 | 中芯国际集成电路制造(上海)有限公司 | 晶圆自动目检***及自动目检方法 |
CN108919084A (zh) * | 2018-06-28 | 2018-11-30 | 上海华力微电子有限公司 | 一种多项目晶圆的联合测试方法 |
CN109741784A (zh) * | 2018-12-29 | 2019-05-10 | 西安紫光国芯半导体有限公司 | 一种存储器晶圆测试方法 |
-
2020
- 2020-03-03 CN CN202010137844.6A patent/CN111220902A/zh active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000294611A (ja) * | 1999-04-02 | 2000-10-20 | Seiko Instruments Inc | ウエハ検査装置 |
CN102931114A (zh) * | 2011-08-11 | 2013-02-13 | 无锡华润上华科技有限公司 | 一种晶圆测试方法 |
CN106949926A (zh) * | 2016-01-06 | 2017-07-14 | 中芯国际集成电路制造(上海)有限公司 | 晶圆自动目检***及自动目检方法 |
CN108919084A (zh) * | 2018-06-28 | 2018-11-30 | 上海华力微电子有限公司 | 一种多项目晶圆的联合测试方法 |
CN109741784A (zh) * | 2018-12-29 | 2019-05-10 | 西安紫光国芯半导体有限公司 | 一种存储器晶圆测试方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114416514A (zh) * | 2022-03-25 | 2022-04-29 | 南京伟测半导体科技有限公司 | 一种基于测试封装Mapping自动检查校验方法及*** |
CN114416514B (zh) * | 2022-03-25 | 2022-06-24 | 南京伟测半导体科技有限公司 | 一种基于测试封装Mapping自动检查校验方法及*** |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6185707B1 (en) | IC test software system for mapping logical functional test data of logic integrated circuits to physical representation | |
US6553329B2 (en) | System for mapping logical functional test data of logical integrated circuits to physical representation using pruned diagnostic list | |
US5787190A (en) | Method and apparatus for pattern recognition of wafer test bins | |
US6950771B1 (en) | Correlation of electrical test data with physical defect data | |
US20190259140A1 (en) | Semiconductor wafer measurement method and system | |
JP5907649B2 (ja) | データ解析のための方法および装置 | |
US20060028891A1 (en) | Built-in self diagnosis device for a random access memory and method of diagnosing a random access memory | |
US7474979B1 (en) | Integrated circuit device test system and method | |
US20060171221A1 (en) | Method for analyzing critical defects in analog integrated circuits | |
Huang et al. | Advancements in diagnosis driven yield analysis (DDYA): A survey of state-of-the-art scan diagnosis and yield analysis technologies | |
US10656204B2 (en) | Failure detection for wire bonding in semiconductors | |
JP4190748B2 (ja) | 半導体不良解析用のcadツール及び半導体不良解析方法 | |
CN111220902A (zh) | 一种基于集成电路圆片坐标分区的工程分析测试的方法 | |
Appello et al. | Understanding yield losses in logic circuits | |
US6785413B1 (en) | Rapid defect analysis by placement of tester fail data | |
CN111782695B (zh) | Mpw多产品联测的数据处理方法、存储介质及计算机设备 | |
Appello et al. | Yield analysis of logic circuits | |
TWI488246B (zh) | 資源整合及晶片測試方法 | |
Jahangiri et al. | Value-added defect testing techniques | |
US7137085B1 (en) | Wafer level global bitmap characterization in integrated circuit technology development | |
US20100174957A1 (en) | Correlation and overlay of large design physical partitions and embedded macros to detect in-line defects | |
JP4455569B2 (ja) | 複数の論理回路に対する故障診断方法 | |
US7263451B1 (en) | Method and apparatus for correlating semiconductor process data with known prior process data | |
Koenemann | Design/process learning from electrical test | |
Bernardi et al. | About the correlation between logical identified faulty gates and their layout characteristics |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20200602 |
|
WD01 | Invention patent application deemed withdrawn after publication |