CN111211144A - Soi半导体结构以及用于制造soi半导体结构的方法 - Google Patents
Soi半导体结构以及用于制造soi半导体结构的方法 Download PDFInfo
- Publication number
- CN111211144A CN111211144A CN201911147674.3A CN201911147674A CN111211144A CN 111211144 A CN111211144 A CN 111211144A CN 201911147674 A CN201911147674 A CN 201911147674A CN 111211144 A CN111211144 A CN 111211144A
- Authority
- CN
- China
- Prior art keywords
- semiconductor
- region
- connection
- soi
- hall sensor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 199
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 7
- 235000012431 wafers Nutrition 0.000 claims description 87
- 238000000034 method Methods 0.000 claims description 48
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 102100040623 60S ribosomal protein L41 Human genes 0.000 claims description 8
- 101000674326 Homo sapiens 60S ribosomal protein L41 Proteins 0.000 claims description 8
- 238000002513 implantation Methods 0.000 claims description 8
- 238000010276 construction Methods 0.000 claims description 2
- 238000002360 preparation method Methods 0.000 claims 1
- 239000000126 substance Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 54
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N52/00—Hall-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N52/00—Hall-effect devices
- H10N52/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N52/00—Hall-effect devices
- H10N52/101—Semiconductor Hall-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N52/00—Hall-effect devices
- H10N52/80—Constructional details
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N59/00—Integrated devices, or assemblies of multiple devices, comprising at least one galvanomagnetic or Hall-effect element covered by groups H10N50/00 - H10N52/00
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Hall/Mr Elements (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明涉及一种SOI半导体结构，其具有构造在背侧上的衬底层以及构造在正侧上的第二导电类型的半导体层，其中，在衬底层与半导体层之间布置有绝缘层，在半导体层中构造有具有由单片的半导体本体组成的传感器区域的三维霍尔传感器结构，半导体本体从下侧延伸到正侧，其中，在上侧上构造有相互间隔开的至少三个第一金属连接接通部，并且在下侧构造有相互间隔开的至少三个第二金属连接接通部，其中，在垂直于正侧的投影中，第一连接接通部相对于第二连接接通部错位，每个第一连接接通部和每个第二连接接通部分别构造在第二导电类型的高掺杂连接区域上，第一连接接通部和第二连接接通部分别具有关于垂直于半导体本体的正侧的对称轴的三重旋转对称性。
Description
技术领域
本发明涉及一种SOI(英语Silicon-On-Insulator，绝缘体上硅)半导体结构以及一种用于制造SOI半导体结构的方法。
背景技术
由EP 2 806 283 B1已知一种具有传感器区域的半导体本体，其中，在传感器区域构造有三维霍尔传感器装置。由DE 10 2016 109 883 B4已知另一种三维霍尔传感器。由US2012/0169329 A1和DE 10 2009 027 338 A1已知其他的霍尔传感器元件。由DE 60 2005001 401 T2已知CMOS兼容的光电探测器。
发明内容
在这些背景下，本发明的任务在于说明一种扩展现有技术的设备。
该任务通过本发明的技术方案所述的SOI半导体结构和本发明的技术方案所述的方法来解决。本发明的有利构型分别是优选的实施方式。
在本发明的第一主题中提供一种SOI半导体结构，该SOI半导体结构具有在背侧上构造为衬底层的第二半导体晶片以及构造在第一半导体晶片的正侧上的第二导电类型的半导体层。
在衬底层与半导体层之间布置有绝缘层。
在半导体层中构造有三维霍尔传感器结构和集成电路，该三维霍尔传感器结构具有由单片的半导体本体构成的传感器区域。
该半导体本体从掩埋的下方面(untere 
)延伸直至正侧，其中，在正侧上构造有相互间隔开的至少三个第一金属连接接通部，而在下方面上构造有相互间隔开的至少三个第二金属连接接通部。
在垂直于正侧的投影中，至少第一连接接通部的构造在高掺杂的连接区域上的部分相对于至少第二连接接通部的构造在高掺杂的连接区域上的部分而错位地布置。
每个第一连接接通部和每个第二连接接通部分别至少部分地构造在第二导电类型的高掺杂的第一或第二半导体接通区域上。
第一连接接通部和第二连接接通部分别具有关于垂直于半导体本体的正侧和下方面的对称轴的多重的、尤其三重的旋转对称性。
可以理解，第一连接接通部相对于第二连接接通部错位地布置，因为所属的高掺杂的第一半导体接通区域相对于所属的高掺杂的第二半导体接通区域错位地布置。
半导体本体的下侧构造在绝缘层上。
应注意到，术语“SOI半导体结构”表示通过半导体键合工艺(Halbleiterbondprozess)制造的结构。在此，将具有氧化物层的第一半导体晶片“键合”到第二半导体晶片上。优选地，两个半导体晶片由相同的半导体材料(尤其硅)构成，在温度变化的情况下不会由于不同的延展系数(Ausdehnungskoeffizient)而导致应变(Verspannung)。
应注意到，术语“三维霍尔传感器结构”在此应理解为如下的霍尔传感器：在半导体本体内，该霍尔传感器在所有三个空间方向上具有相关联的延展，并且借助霍尔传感器结构可以确定磁场的所有三个分量。
可以理解，优选地借助注入步骤(Implantationsschritt)来实现高掺杂的半导体接通区域的构造，其中，剂量在10e15 N/cm3以上。
此外，可以理解，绝缘的中间层完全地或主要地由二氧化硅构成。
该设备的一个优点在于，借助SOI半导体结构可以构造三维霍尔传感器连同集成电路，所述三维霍尔传感器在半导体层中在空间上构造在三个空间方向上。集成电路与霍尔传感器结构尤其存在电的有效连接。由此，可以成本有利地且可靠地制造非常敏感的霍尔传感器。
在一种扩展方案中，半导体本体借助环绕的沟槽结构而与其余的半导体层电绝缘。可以理解，沟槽结构(其也称为“沟渠(Trench)”)与第一连接接通部和第二连接接通部间隔开地布置。也可以理解，尽管半导体本体或传感器结构与其余的半导体层电绝缘，但是第一连接接通部和第二连接接通部优选地借助印制导线而与集成电路连接。
沟槽结构的深度达到直至绝缘的中间层。替代地，中间层也包括多个绝缘的中间层——例如SiO2层和Si3N4层的组合。优选地，沟槽结构在侧壁上全面围绕地具有SiO2层。优选地，在侧壁之间构造有掺杂的多晶硅，其中，多晶硅根据目的与参考电位连接。
优选地，半导体本体或传感器区域六边形地构造。在一种扩展方案中，半导体本体具有其他的形状(例如正方形或多边形)。
在一种扩展方案中，半导体本体在传感器区域中具有2μm与30μm之间的厚度。最优选地，半导体本体在传感器区域中具有直至100μm的厚度。优选地，半导体本体的厚度至少在传感器区域内是恒定的。至少在传感器区域的区域内，在半导体本体的正侧上的面与在下侧上的面几乎完全地或完全地平行且平坦地构造。应注意到，“几乎完全地”可以理解为90％以上的值。
在一种实施方式中，在传感器区域中，半导体本体的厚度与长度的比例包括0.6到1.4之间的范围或0.8到1.2之间的范围。优选地，传感器区域是各向同性的——即厚度与长度的比例为1.0。研究已经表明，由此可以简单地确定磁场的所有三个分量。尤其可以同时地确定这三个分量。
在另一扩展方案中，各个第二连接接通部分别包括第二导电类型的高掺杂的多晶硅。
在一种实施方式中，第二连接接通部与正侧电连接，而在一种替代的实施方式中，第二连接接通部与背侧电连接。
可以理解，在测量时，第一连接接通部中的一个与第二连接接通部中的一个分别构成接通部对——即在接通部对的两个连接端上要么施加电流、要么分接电压。
在一种扩展方案中，相比于在传感器区域内，半导体层在传感器区域外具有更小的厚度，其中，半导体层在传感器区域外的厚度处在0.1μm与10μm之间的范围内或处在0.5μm与2μm之间的范围内。
优选地，在传感器区域外的半导体层中构造有集成电路，其中，该集成电路与霍尔传感器结构存在电的有效连接。尤其对于通过CMOS晶体管构成的集成电路，较小的衬底厚度是有利的，以便减小寄生电容。
在另一实施方式中，半导体层在传感器区域外具有第一导电类型的区域。这尤其在集成电路的区域内是值得期望的。
在一种扩展方案中，第一导电类型是p型而第二导电类型是n型，或者第一导电类型是n型而第二导电类型是p型。
在第二主题中提供一种用于制造具有三维地构造的霍尔传感器结构的SOI半导体结构的方法。
在第一工艺区段区域(Prozessabschnittsbereich)中，在第一半导体晶片的情况下执行多个工艺步骤，其中，所述第一半导体晶片具有第二导电类型的半导体层并且具有第一正面和第一背面。
随着多个工艺步骤，在第一正面上借助注入来制造第二导电类型的至少三个高掺杂的第二半导体接通区域，其分别分配给第二连接接通部中的其中一个。
在第二工艺区段区域中，将第一半导体晶片的第一正面与构造为衬底晶片的第二半导体晶片的第二正面接合。
在接合之后，在第一半导体晶片与第二半导体晶片之间构造绝缘层。
通过该接合使第一半导体晶片的第一背面成为SOI半导体晶片的正侧，并且使第二半导体晶片的第二背面成为SOI半导体晶片的背侧。
在接合之后，第一半导体晶片的第一正面成为在绝缘层以上的掩埋的下方面。
在第三工艺区段区域中，使SOI半导体晶片的正侧变薄并且由此使半导体层变薄。
此外，在第三工艺区段区域中，借助注入在SOI半导体晶片的变薄的正侧上产生高掺杂的第一半导体接通区域，并且在第一半导体接通区域上分别构造第一连接接通部。
在一种扩展方案中，在第四工艺区段区域中，在正侧上构造完全包围传感器区域的沟槽结构。可以理解，尽管半导体本体或传感器结构与其余的半导体层电绝缘，但是第一连接接通部和第二连接接通部优选地借助印制导线而与集成电路连接。
在另一扩展方案中，在第一工艺区段区域期间，为了与第二导电类型的高掺杂的半导体接通区域连接，使接通区域沉积(abscheiden)并结构化为掺杂的多晶硅。
在一种实施方式中，在第一工艺区段区域期间，借助电介质来覆盖经结构化的多晶硅。优选地，电介质包括二氧化硅和/或氮化硅。
在一种扩展方案中，在第二工艺区段区域中将氧化物构造为绝缘层。
在一种实施方式中，在第三工艺区段区域中，以两个不同的厚度构造半导体层，其中，相比于围绕传感器区域的区域，传感器区域的区域具有更大的厚度。优选地，为此执行掩模工艺和CMP工艺。替代地，半导体层的厚度在整个延展上相同。
在另一实施方式中，在第三工艺区段区域中借助CMP工艺在传感器区域的区域内构造具有在2μm与30μm之间的厚度的半导体层。最优选地，半导体本体在传感器区域中具有直至100μm的厚度。
在一种扩展方案中，在第三工艺区段区域中，在传感器区域外执行沟槽蚀刻。
在另一扩展方案中，在第三工艺区段区域和第四工艺区段区域中，将掩埋的第二连接接通部与半导体层的正侧进行连接。
在一种实施方式中，在第三工艺区段区域和/或第四工艺区段区域中，将第二连接接通部与载体衬底的背侧进行连接。
在一种扩展方案中，在第五工艺区段区域中，将第一连接接通部和第二连接接通部进行电连接。
附图说明
以下参考附图更详细地阐述本发明。在此，同类的部分以同样的标志来标记。所示出的实施方式是极其示意性的，即间距以及横向和纵向的延伸不是按比例的并且——只要不另外说明——也互相不具有能推导的几何关系。附图示出：
图1示出用于制造SOI半导体结构的半制品的截面图；
图2示出具有传感器区域的SOI半导体结构的第一实施方式的截面图；
图3示出在图2中所示的传感器区域的上侧上的俯视图；
图4示出具有两个不同厚度的半导体区域的SOI半导体结构的截面图；
图5示出具有与背侧的掩埋的连接接通部的连接端的SOI半导体结构的截面图。
具体实施方式
图1的示图示出SOI半导体结构WF的截面图。SOI半导体结构WF包括与第二半导体晶片WF2接合在一起或键合的第一半导体晶片WF1。通过两个半导体晶片WF1和WF2的键合，在两个半导体晶片WF1与WF2之间构造由二氧化硅构成的绝缘层OXS。WF1和WF2优选地构造为硅晶片。
第一半导体晶片WF1具有第二导电类型的半导体层HLS，其具有第一正面VF1和第一背面RF1。
具有第二正面VF2和第二背面RF2的第二半导体晶片WF2包括衬底层。衬底层构造为载体层。
两个半导体晶片WF1和WF2的这两个优选地分别以二氧化硅覆盖的正面VF1和VF2沿着接合面BF(也称为键合面)材料锁合地(stoffschlüssig)且力锁合地接合在一起。接合面BF在绝缘层OXS内延伸，其中，绝缘层基本上——即超过50％地——由二氧化硅构成。
在接合工艺之前，第一正面VF1在第一半导体晶片WF1处形成表面，其中，在接合工艺之前已经在多个工艺步骤中优选地借助注入而在第一半导体晶片WF1的表面上产生第二导电类型的分别高掺杂的三个第二半导体接通区域HG21、HG22和HG23。
接下来，分别在第二半导体接通区域HG21、HG22和HG23上构造第二连接接通部K21、K22和K23。第二连接接通部K21、K22和K23优选地由掺杂的多晶硅或金属构成。
应注意到，出于清楚的原因，在随后的俯视图中仅示出第二半导体接通区域HG23和第二连接接通部K23。
图2的示图中示出具有传感器区域的SOI半导体结构的第一实施方式的截面图。以下仅阐述与图1的示图的区别。
通过该接合，第一半导体晶片WF1的第一背面RF1成为半导体层HLS的正侧VS，其中，优选地通过CMP工艺使第一半导体晶片WF1的半导体层HLS从数百微米的厚度D变薄到2μm与30μm之间范围内的厚度D。
第二半导体晶片WF2的第二背面RF2成为SOI半导体结构WF的背侧RS。
在接合之后，第一半导体晶片WF1的第一正面VF1的半导体表面成为在绝缘层OXS以上的掩埋的下方面。
在接合之后，在随后的工艺步骤中借助注入来产生高掺杂的第一半导体接通区域HG11、HG12、HG13，并且随后在第一半导体接通区域HG11、HG12、HG13上分别构造有第一连接接通部K11、K12、K13。
为了构造用于构成三维霍尔传感器结构HSENS的传感器区域，借助环绕的沟槽结构TR将半导体本体HLK与其余的半导体层HLS电绝缘，其中，在传感器区域中，半导体层HLS或半导体本体HLK的厚度D与半导体本体HLK的长度L的比例包括0.6到1.4之间的范围或0.8到1.2之间的范围。优选地，该比例为1。传感器区域的横向延展由两个第一连接接通部K11、K12和K13之间的半导体本体HLK的长度L得出。
在其他的工艺步骤中，将第二连接接通部K21、K22和K23与正侧VS电连接。
在传感器区域外的半导体层HLS(即其余的半导体层HLS)具有与在传感器区域内相同的厚度D。在其余的导体层HLS的范围内构造有集成电路(未示出)。集成电路借助印制导线(未示出)与连接接通部K11、K12、K13、K21、K22和K23电连接。
优点在于，借助半导体层HLS中的集成电路和霍尔传感器结构HSENS的单片的构造可以得到简单且成本有利的制造。
在图3的示图中示出图2中所示的传感器区域的正侧VS的俯视图。以下仅阐述与图2的示图的区别。
借助出于清楚的原因而正方形地构造的环绕的沟槽结构TR，半导体本体HLK并且由此传感器区域与半导体层HLS的其他区域电绝缘地构造。优选地，半导体本体HLK六边形地或以多边形形式地构造。
以虚线示出的第二半导体接通区域HG21、HG22和HG23具有关于对称轴SA的多重的、尤其三重的对称性。
构造在正侧VS上的第一半导体接通区域HG11、HG12和HG13也具有关于对称轴SA的多重的、尤其三重的对称性。
正侧VS上的第一半导体接通区域HG11、HG12和HG13相对于在掩埋的下表面OS上的第二半导体接通区域HG21、HG22和HG23错位地布置。
在图4的示图中示出在具有两个不同厚度D的半导体层HLS的实施方案中的SOI半导体结构WF的截面图。以下仅阐述与图2的示图的区别。
在传感器区域外的半导体层HLS(即在其余的半导体层HLS中)的厚度比在传感器区域内的半导体层HLS的厚度小得多。在此，半导体本体HLK的厚度在传感器区域外立即减小，使得沟槽结构TR已经在具有较小厚度的区域内实施。
优点在于，借助具有更小深度的沟槽结构的构造来提高可靠性并且降低生产成本。
在其余的半导体层HLS(其例如具有0.5μm厚度的半导体层)中，集成电路IS由多个CMOS晶体管构成。在此，可以将各个晶体管或其他的部件或晶体管组或部件组布置在借助沟槽结构彼此隔离的区域中。
集成电路IS与霍尔传感器结构HSENS连接(未示出)。
在图5的示图中示出如下SOI半导体结构WF的截面图：该SOI半导体结构具有掩埋的连接接通部K21、K22和K23与背侧RS的连接。以下仅阐述与图4的示图的区别。
在传感器结构下方，将背侧RS蚀刻直到绝缘层OXS。随后，借助掩膜工艺使第二连接接通部K21、K22和K23(后者未示出)与背侧接通，也就是说，第二连接接通部K21、K22和K23在经蚀刻的区域中被引出，从而可以容易地电连接。
Claims (22)
1.一种SOI半导体结构(WF)，所述SOI半导体结构(WF)具有第二半导体晶片(WF2)和半导体层(HLS)，所述第二半导体晶片(WF2)在背侧(RS)上构造为衬底层，所述半导体层(HLS)构造在第一半导体晶片(WF1)的正侧(VS)上，其中，在所述衬底层与所述半导体层(HLS)之间布置有绝缘层(OXS)，
其特征在于，
在所述半导体层(HLS)中构造有三维霍尔传感器结构(HSENS)和集成电路，所述三维霍尔传感器结构具有由单片的半导体本体(HLK)构成的传感器区域，所述半导体本体(HLK)具有第二导电类型并且从掩埋的下方面(UF)延伸直到所述正侧(VS)；其中，
在所述正侧(VS)上构造有相互间隔开的至少三个第一金属连接接通部(K11，K12，K13)，而在所述下方面(UF)上构造有相互间隔开的至少三个第二连接接通部(K21，K22，K23)；
所述第二连接接通部(K21，K22，K23)分别包括第二导电类型的高掺杂的多晶硅或包括金属；
每个第一连接接通部(K11，K12，K13)和每个第二连接接通部(K21，K22，K23)分别构造在第二导电类型的高掺杂的半导体接通区域(HG11，HG12，HG13，HG21，HG22，HG23)上；
在垂直于所述正侧(VS)的投影中，至少所述第一连接接通部(K11，K12，K13)的构造在高掺杂的连接区域上的部分相对于至少所述第二连接接通部(K21，K22，K23)的构造在所述高掺杂的连接区域上的部分而错位地布置；
所述第一连接接通部(K11，K12，K13)和所述第二连接接通部(K21，K22，K23)分别具有关于垂直于所述半导体本体(HLK)的所述正侧(VS)和所述下方面(UF)的对称轴的多重旋转对称性；
所述半导体本体(HLK)的下方面(UF)构造在所述绝缘层(OXS)上。
2.根据权利要求1所述的SOI半导体结构(WF)，其特征在于，所述半导体本体(HLK)借助环绕的沟槽结构(TR)而与其余的半导体层(HLS)电绝缘。
3.根据权利要求1或2所述的SOI半导体结构(WF)，其特征在于，所述半导体本体(HLK)在所述传感器区域中具有2μm与30μm之间的厚度。
4.根据权利要求1至3中任一项所述的SOI半导体结构(WF)，其特征在于，在所述传感器区域中，所述半导体本体的厚度与长度的比例包括0.6到1.4之间的范围或0.8到1.2之间的范围。
5.根据权利要求1至4中任一项所述的SOI半导体结构(WF)，其特征在于，所述第二连接接通部(K21，K22，K23)与所述SOI半导体结构(WF)的正侧(VS)电连接。
6.根据权利要求1至5中任一项所述的SOI半导体结构(WF)，其特征在于，所述第二连接接通部(K21，K22，K23)与所述SOI半导体结构(WF)的背侧(RS)电连接。
7.根据权利要求1至6中任一项所述的SOI半导体结构(WF)，其特征在于，相比于在所述传感器区域内，所述半导体层(HLS)在所述传感器区域外具有更小的厚度，其中，所述半导体层(HLS)在所述传感器区域外的厚度处在0.1μm与10μm之间的范围内或处在0.5μm与2μm之间的范围内。
8.根据权利要求1至7中任一项所述的SOI半导体结构(WF)，其特征在于，所述集成电路与所述霍尔传感器结构存在电的有效连接。
9.根据权利要求1至8中任一项所述的SOI半导体结构(WF)，其特征在于，所述半导体层(HLS)在所述霍尔传感器结构外具有第一导电类型的区域。
10.根据权利要求1至9中任一项所述的SOI半导体结构(WF)，其特征在于，第一导电类型是p型而所述第二导电类型是n型，或者第一导电类型是n型而所述第二导电类型是p型。
11.一种用于制造具有三维构造的霍尔传感器结构(HSENS)的SOI半导体结构(WF)的方法，所述SOI半导体结构(WF)根据权利要求1至10中任一项所述的SOI半导体结构(WF)，其特征在于，
在第一工艺区段区域中，在第一半导体晶片(WF1)处在多个工艺步骤中借助注入而在第一正面(VF1)上制造第二导电类型的至少三个高掺杂的第二半导体接通区域(HG21，HG22，HG23)，其中，所述至少三个高掺杂的第二半导体接通区域(HG21，HG22，HG23)分别分配给第二连接接通部(K21，K22，K23)中的一个，所述第一半导体晶片(WF1)具有第二导电类型的半导体层(HLS)并且具有第一正面(VF1)和第一背面(RF1)；
在第二工艺区段区域中，将所述第一半导体晶片(WF1)的第一正面(VF1)与第二半导体晶片(WF2)的第二正面(VF2)接合，所述第二半导体晶片(WF2)构造为衬底层，其中，在所述接合之后，在所述第一半导体晶片(WF1)与所述第二半导体晶片(WF2)之间构造绝缘层(OXS)；并且
通过所述接合使所述第一半导体晶片(WF1)的第一背面(RF1)成为所述SOI半导体晶片(WF)的正侧(VS)，并且所述第二半导体晶片(WF2)的第二背面(RF2)成为所述SOI半导体晶片(WF)的背侧(RS)；并且
在所述接合之后，所述第一半导体晶片(WF1)的第一正面(VF1)成为在所述绝缘层(OXS)以上的掩埋的下方面(UF)；
在第三工艺区段区域中，使所述第一半导体晶片(WF1)的正侧(VS)变薄，并且借助注入来产生高掺杂的第一半导体接通区域(HG11，HG12，HG13)，并且在所述第一半导体接通区域(HG11，HG12，HG13)上分别构造第一连接接通部(K11，K12，K31)。
12.根据权利要求11所述的用于制造具有三维构造的霍尔传感器结构(HSENS)的SOI半导体结构(WF)的方法，其特征在于，在第四工艺区段区域中，在所述正侧(VS)上构造如下的沟槽结构(TR)：所述沟槽结构(TR)完全地包围所述传感器区域。
13.根据权利要求11或12所述的用于制造具有三维构造的霍尔传感器结构(HSENS)的SOI半导体结构(WF)的方法，其特征在于，在所述第一工艺区段区域期间，为了与高掺杂的所述第二半导体接通区域(HG12，HG22，HG23)连接，使掺杂的多晶硅沉积并结构化为所述第二接通区域(K21，K22，K23)。
14.根据权利要求13所述的用于制造具有三维构造的霍尔传感器结构(HSENS)的SOI半导体结构(WF)的方法，其特征在于，在所述第一工艺区段区域期间，通过电介质来覆盖所述结构化的多晶硅。
15.根据权利要求11至14中任一项所述的用于制造具有三维构造的霍尔传感器结构(HSENS)的SOI半导体结构(WF)的方法，其特征在于，在所述第二工艺区段区域中将氧化物构造为绝缘层(OXS)。
16.根据权利要求11至15中任一项所述的用于制造具有三维构造的霍尔传感器结构(HSENS)的SOI半导体结构(WF)的方法，其特征在于，在所述第三工艺区段区域中，以两个不同的厚度(D)来构造所述半导体层(HLS)，其中，相比于所述半导体层(HLS)的围绕所述传感器区域的区域的厚度(D)，所述传感器区域的区域具有更大的厚度(D)。
17.根据权利要求11至15中任一项所述的用于制造具有三维构造的霍尔传感器结构(HSENS)的SOI半导体结构(WF)的方法，其特征在于，在所述第三工艺区段区域中，借助CMP工艺来构造具有在2μm与30μm之间的厚度(D)的或小于100μm的厚度(D)的半导体层(HLS)。
18.根据权利要求11至15或17中任一项所述的用于制造具有三维构造的霍尔传感器结构(HSENS)的SOI半导体结构(WF)的方法，其特征在于，在所述第三工艺区段区域中构造具有统一的厚度(D)的半导体层。
19.根据权利要求11至18中任一项所述的用于制造具有三维构造的霍尔传感器结构(HSENS)的SOI半导体结构(WF)的方法，其特征在于，在所述第三工艺区段区域中，在所述传感器区域外执行沟槽蚀刻。
20.根据权利要求11至19中任一项所述的用于制造具有三维构造的霍尔传感器结构(HSENS)的SOI半导体结构(WF)的方法，其特征在于，在另一工艺区段区域中，将掩埋的所述第二连接接通部(K21，K22，K23)与所述半导体层(HLS)的正侧(VS)进行连接。
21.根据权利要求11至19中任一项所述的用于制造具有三维构造的霍尔传感器结构(HSENS)的SOI半导体结构(WF)的方法，其特征在于，在另一工艺区段区域中，将所述第二连接接通部(K21，K22，K23)与所述背侧(RS)进行连接。
22.根据权利要求11至19中任一项所述的用于制造具有三维构造的霍尔传感器结构(HSENS)的SOI半导体结构(WF)的方法，其特征在于，在第五工艺区段区域中，将所述第一连接接通部(K11，K12，K13)和所述第二连接接通部(K21，K22，K23)与集成电路(IS)电连接。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE102018009110.5 | 2018-11-21 | ||
| DE102018009110.5A DE102018009110A1 (de) | 2018-11-21 | 2018-11-21 | SCI-Halbleiterstruktur und Verfahren zur Herstellung einer SOI-Halbleiterstruktur |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111211144A true CN111211144A (zh) | 2020-05-29 |
| CN111211144B CN111211144B (zh) | 2023-09-05 |
Family
ID=68886586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911147674.3A Active CN111211144B (zh) | 2018-11-21 | 2019-11-21 | Soi半导体结构以及用于制造soi半导体结构的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US11114501B2 (zh) |
| CN (1) | CN111211144B (zh) |
| DE (2) | DE102018009110A1 (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106330844B (zh) * | 2015-07-02 | 2020-08-04 | 阿里巴巴集团控股有限公司 | 一种跨终端的免登方法和设备 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102169955A (zh) * | 2010-01-11 | 2011-08-31 | 罗伯特·博世有限公司 | 用于测量磁场的传感器元件、磁场传感器和用于制造传感器元件的方法 |
| CN104898074A (zh) * | 2014-03-06 | 2015-09-09 | 美格纳半导体有限公司 | 埋入式磁传感器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7138697B2 (en) * | 2004-02-24 | 2006-11-21 | International Business Machines Corporation | Structure for and method of fabricating a high-speed CMOS-compatible Ge-on-insulator photodetector |
| DE102009027338A1 (de) * | 2009-06-30 | 2011-01-05 | Robert Bosch Gmbh | Hall-Sensorelement und Verfahren zur Messung eines Magnetfelds |
| DE102013209514A1 (de) | 2013-05-22 | 2014-11-27 | Micronas Gmbh | Dreidimensionaler Hallsensor zum Detektieren eines räumlichen Magnetfeldes |
| DE102016109883B4 (de) * | 2016-05-30 | 2018-05-09 | Infineon Technologies Ag | Hall-Sensorbauelement und Hall-Erfassungsverfahren |
-
2018
- 2018-11-21 DE DE102018009110.5A patent/DE102018009110A1/de active Pending
-
2019
- 2019-11-06 DE DE202019004506.6U patent/DE202019004506U1/de active Active
- 2019-11-21 CN CN201911147674.3A patent/CN111211144B/zh active Active
- 2019-11-21 US US16/691,082 patent/US11114501B2/en active Active
-
2021
- 2021-08-06 US US17/395,536 patent/US11538855B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102169955A (zh) * | 2010-01-11 | 2011-08-31 | 罗伯特·博世有限公司 | 用于测量磁场的传感器元件、磁场传感器和用于制造传感器元件的方法 |
| CN104898074A (zh) * | 2014-03-06 | 2015-09-09 | 美格纳半导体有限公司 | 埋入式磁传感器 |
| US20150255709A1 (en) * | 2014-03-06 | 2015-09-10 | Magnachip Semiconductor, Ltd. | Semiconductor device having a buried magnetic sensor |
Also Published As
| Publication number | Publication date |
|---|---|
| US20210366984A1 (en) | 2021-11-25 |
| US20200161537A1 (en) | 2020-05-21 |
| DE202019004506U1 (de) | 2019-11-27 |
| CN111211144B (zh) | 2023-09-05 |
| DE102018009110A1 (de) | 2020-05-28 |
| US11114501B2 (en) | 2021-09-07 |
| US11538855B2 (en) | 2022-12-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10672974B2 (en) | Microfabricated ultrasonic transducers and related apparatus and methods | |
| JP5048230B2 (ja) | 半導体装置およびその製造方法 | |
| KR100882703B1 (ko) | 반도체 장치 및 그 제조 방법, 회로 기판 및 그 제조 방법 | |
| CN104377200B (zh) | 半导体器件及其制造方法 | |
| US8053353B2 (en) | Method of making connections in a back-lit circuit | |
| US20100140814A1 (en) | Rf device and method with trench under bond pad feature | |
| US20170081180A1 (en) | Micromechanical component | |
| US9275897B2 (en) | Semiconductor device and method for fabricating the same | |
| US20090108288A1 (en) | Semiconductor device and method of manufacturing the same | |
| CN111211144B (zh) | Soi半导体结构以及用于制造soi半导体结构的方法 | |
| TWI529872B (zh) | 射頻裝置封裝及其製造方法 | |
| JP2012238741A (ja) | 半導体装置及びその製造方法 | |
| CN107180815B (zh) | 具有分散式配线的芯片结构 | |
| CN111211219B (zh) | 半导体传感器结构 | |
| CN107275310B (zh) | 一种半导体器件电连接结构及其制造方法 | |
| US7485926B2 (en) | SOI contact structures | |
| CN111435700B (zh) | 半导体传感器结构 | |
| CN111435701B (zh) | 构件半导体结构 | |
| KR20160062251A (ko) | 매립형 마그네틱 센서를 갖는 반도체 소자의 제조방법 | |
| JP2022507798A (ja) | ホール集積回路およびウェハ積層を用いたホール集積回路の対応する製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |