CN111193953B - 一种多个拼接显示屏视频同步的显示***及其方法 - Google Patents

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Abstract

本发明提供了一种多个拼接显示屏视频同步的显示***及其方法，包括显卡、至少一个拼接控制设备和显示屏，显卡包括信号输出端口和帧差控制器，该拼接控制设备包括读写缓存模块、拼接控制模块，帧差控制器与各个读写缓存模块通过控制线进行相互通信控制。本发明利用现有的硬件设备，通过HDMI或者DisplayPort的控制信号线在空闲状态时进行显卡与不同拼接控制设备的帧的位置信息状态交换，通过显卡的帧差控制器、拼接控制设备的拼接控制模块、视频传输线缆中的控制线形成闭环协同控制并实现对多个拼接屏的视频帧同步。本发明充分利用显卡的帧输出调节能力、拼接屏控制设备的调节能力进行闭环帧同步控制，比单纯依靠显卡进行单向帧同步的效果更好。

Description

一种多个拼接显示屏视频同步的显示***及其方法
技术领域
本发明属于显示处理技术领域，尤其涉及一种多个拼接显示屏视频同步的显示***及其方法。
背景技术
在电视墙、多屏投影等应用场合需要用到视频拼接设备。该视频拼接设备将输入的视频信号进行实时分割，然后同步输出不同的画面给不同的显示设备。如果使用多个视频拼接设备时，则这些视频拼接设备相互之间也要保持帧同步，这样才能减少多个画面之间的撕裂感、错位感。比如在一些超大型拼接屏应用中，往往使用多台拼接屏来接收同一显卡输出的不同视频源，视频拼接设备就是对此视频源进行分割在传输给更多的拼接屏。由于显卡的计算能力有限，在同时输出多个视频时往往存在帧的速率不稳定现象，这种不稳定的帧率视频输出到拼接设备后，会造成不同的拼接屏之间存在帧不同步现象。
现有的用来同步多个拼接设备的方法完全依靠显卡自身的软硬件处理能力，比如强制开启垂直同步、限制渲染帧数、线程优化等方法来调整多屏输出，此方法并不能彻底解决显卡的各个输出端口之间的不同步现象，并且往往给图像质量带来其它负面的影响。
发明内容
本发明的目的在于克服上述现有技术存在的不足，提供一种多个拼接显示屏视频同步的显示***及其方法，利用现有的硬件设备，通过HDMI或者DisplayPort的控制信号线在空闲状态时进行显卡与不同拼接控制设备的帧的位置信息状态交换，通过显卡的帧差控制器、拼接控制设备的拼接控制模块、视频传输线缆中的控制线形成闭环协同控制并实现对多个拼接屏的视频帧同步。本发明充分利用显卡的帧输出调节能力、拼接屏控制设备的调节能力进行闭环帧同步控制，比单纯依靠显卡进行单向帧同步的效果更好。
本发明提供了一种多个拼接显示屏视频同步的显示***，包括显卡、拼接控制设备和显示屏；
所述显卡包括至少两个用于输出包含具有特定帧率视频信号数据的信号数据的信号输出端口和至少一个用于调整该信号数据帧同步的帧差控制器，该显卡通过数据线和控制线与所述拼接控制设备电连接；
所述拼接控制设备数量与所述信号输出端口一致、并包括用于连续存储该信号输出端口处传输的信号数据的读写缓存模块和用于对该读写缓存模块中所存储的信号数据进行分割或分屏处理的拼接控制模块，所述读写缓存模块通过数据线一一对应地与所述信号输出端口电连接、并通过控制线与所述帧差控制器连接，所述拼接控制模块与该读写缓存模块电连接；
各个所述拼接控制设备的当前读写缓存模块将各自的当前读和写的帧缓存位置通过控制线传输给所述帧差控制器，所述帧差控制器比较输入的当前写入/读取帧的位置以及更新时间，并根据当前各读写缓存模块中的循环缓存单元的状态，通过控制信号输出端口来调整该信号输出端口自身的帧的输出速率来达到帧同步，和控制各个拼接控制设备通过丢弃一帧或者重复一帧的方式来达到帧同步；
所述显示屏数量与所述信号输出端口一致，该显示屏用于显示经过分割或分屏处理后的信号数据、并与所述拼接控制模块电连接。
进一步地，所述读写缓存模块包括第一循环缓存单元、第二循环缓存单元和第三循环缓存单元；所述显卡和所述拼接控制模块依次循环地在不同的循环缓存单元中分别对该读写缓存模块进行写入和读取，所述显卡的写入操作比所述拼接控制模块的读取操作早一帧。
进一步地，所述拼接控制模块包括FPGA芯片。
进一步地，所述控制线为HDMI中用于传输控制数据的SDA线和用于通信时钟的SCL线。
进一步地，所述控制线为DisplayPort中用于传输设定与控制指令的双向传输辅助通道。
本发明还提供了一种多个拼接显示屏视频同步的显示方法，应用于显示***，所述显示***包括显卡、拼接控制设备和显示屏，所述拼接控制设备包括读写缓存模块和拼接控制模块，该方法包括：
步骤S1，显卡中的至少两个信号输出端口通过数据线将包含具有特定帧率视频信号数据的信号数据传输至与所述信号输出端口一一对应的读写缓存模块，所述拼接控制设备数量与所述信号输出端口一致；
步骤S2，所述具有特定帧率视频信号数据的信号数据传输至不同的读写缓存模块后，该读写缓存模块通过控制线将其当前各个循环缓存单元的状态传输至显卡中的帧差控制器；
步骤S3，该帧差控制器与各个读写缓存模块通过控制线进行相互通信控制，并根据当前各读写缓存模块中的循环缓存单元的状态，控制各个读写缓存模块中的视频信号数据的帧率保持同步，来实现各个显示屏的帧同步；
步骤S4，该拼接控制设备中的拼接控制模块在读写缓存模块中读取信号数据，并经过分割或分屏处理后传输至显示屏，显示屏显示该处理后的内容；
其中，在步骤S3中，包括以下步骤：各个所述拼接控制设备的当前读写缓存模块将各自的当前读和写的帧缓存位置通过控制线传输给所述帧差控制器，所述帧差控制器比较输入的当前写入/读取帧的位置以及更新时间，并根据当前各读写缓存模块中的循环缓存单元的状态，通过控制信号输出端口来调整该信号输出端口自身的帧的输出速率来达到帧同步，和控制各个拼接控制设备通过丢弃一帧或者重复一帧的方式来达到帧同步。
进一步地，所述显卡和所述拼接控制模块依次循环地在不同的循环缓存单元中分别对该读写缓存模块进行写入和读取，所述显卡的写入操作比所述拼接控制模块的读取操作早一帧；所述读写缓存模块包括第一循环缓存单元、第二循环缓存单元和第三循环缓存单元，所述显卡写入信号数据至该第一循环缓存单元，所述拼接控制模块从该第三循环缓存单元读取；当所述显卡写入信号数据至该第二循环缓存单元，所述拼接控制模块从该第一循环缓存单元读取；当所述显卡写入信号数据至该第三循环缓存单元，所述拼接控制模块从该第二循环缓存单元读取，如此不断循环。
进一步地，所述控制线为HDMI中用于传输控制数据的SDA线和用于通信时钟的SCL线。
本发明的有益效果：
本发明提供了一种多个拼接显示屏视频同步的显示***及其方法，该显示***包括显卡、拼接控制设备和显示屏，所述显卡包括信号输出端口和帧差控制器、并通过数据线和控制线与拼接控制设备电连接，该拼接控制设备包括读写缓存模块、拼接控制模块，对信号数据进行缓存并进行分隔或分屏处理，帧差控制器与各个读写缓存模块通过控制线进行相互通信控制。本发明利用现有的硬件设备，通过HDMI或者DisplayPort的控制信号线在空闲状态时进行显卡与不同拼接控制设备的帧的位置信息状态交换，通过显卡的帧差控制器、拼接控制设备的拼接控制模块、视频传输线缆中的控制线形成闭环协同控制并实现对多个拼接屏的视频帧同步。本发明充分利用显卡的帧输出调节能力、拼接屏控制设备的调节能力进行闭环帧同步控制，比单纯依靠显卡进行单向帧同步的效果更好。
附图说明
利用附图对本发明作进一步说明，但附图中的实施例不构成对本发明的任何限制，对于本领域的普通技术人员，在不付出创造性劳动的前提下，还可以根据以下附图获得其它的附图。
图1是本发明提供的一种多个拼接显示屏视频同步的显示***的结构框图。
图2是本发明提供的一种多个拼接显示屏视频同步的显示方法的流程示意图。
具体实施方式
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
实施例1：
参照图1，本实施例1提供了一种多个拼接显示屏视频同步的显示***，包括显卡、拼接控制设备和显示屏，其特征在于，
所述显卡包括两个用于输出包含具有特定帧率视频信号数据的信号数据的信号输出端口，分别为第一信号输出端口和第二信号输出端口，还包括一个用于调整该信号数据帧同步的帧差控制器，该显卡通过数据线和控制线与所述拼接控制设备电连接；
所述拼接控制设备数量与所述信号输出端口一致，包括第一拼接控制设备和第二拼接控制设备，每个拼接控制设备中还包括用于连续存储该信号输出端口处传输的信号数据的读写缓存模块和用于对该读写缓存模块中所存储的信号数据进行分割或分屏处理的拼接控制模块，第一拼接控制设备包括第一读写缓存模块和第一拼接控制模块，第二拼接控制设备包括第二读写缓存模块和第二拼接控制模块，所述读写缓存模块通过数据线一一对应地与所述信号输出端口电连接、并通过控制线与所述帧差控制器连接，所述拼接控制模块与该读写缓存模块电连接；
所述显示屏数量与所述信号输出端口一致，包括第一显示屏和第二显示屏，该显示屏用于显示经过分割或分屏处理后的信号数据、并与所述拼接控制模块电连接。
需要说明的是，参照图1，本实施例中采用了两个信号输出端口，每个信号输出端口对应地设置有一个拼接控制设备，每个拼接控制设备内包括读写缓存模块和拼接控制模块，且通过控制线实现显卡中的帧差控制器与各个拼接控制设备中的读写缓存模块之间的相互通信控制，形成一个闭环的帧同步控制；首先显卡控制自身的各个信号输出端口所输出的视频帧率，使其尽量达到同一帧率；然后通过控制线实现显卡中的帧差控制器与各个拼接控制设备中的读写缓存模块之间的相互通信控制，显卡中的帧差控制器再根据各个拼接控制设备中的读写缓存模块的运行状态，使过快的读写缓存模块丢弃一帧，或者过慢的读写缓存模块重复显示一帧，这样达到多个拼接控制设备之间的更好的帧同步目的。
在本实施例中，所述读写缓存模块包括第一循环缓存单元、第二循环缓存单元和第三循环缓存单元；所述显卡和所述拼接控制模块依次循环地在不同的循环缓存单元中分别对该读写缓存模块进行写入和读取，所述显卡的写入操作比所述拼接控制模块的读取操作早一帧。
需要说明的是，显卡的写入操作比所述拼接控制模块的读取操作早一帧，所述显卡写入信号数据至该第一循环缓存单元，所述拼接控制模块从该第三循环缓存单元读取；当所述显卡写入信号数据至该第二循环缓存单元，所述拼接控制模块从该第一循环缓存单元读取；当所述显卡写入信号数据至该第三循环缓存单元，所述拼接控制模块从该第二循环缓存单元读取，如此不断循环。此做法可以避免显卡的写入操作和拼接控制模块的读取操作同时在同一内存地址上进行，确保读写缓存模块内不会造成数据损坏的现象，也能保证写入操作和读取操作能够同时进行。
所述拼接控制模块包括FPGA芯片。本发明的方法可基于含有FPGA芯片的拼接控制模块来实现。
所述控制线为HDMI中用于传输控制数据的SDA线和用于通信时钟的SCL线。
所述控制线为DisplayPort中用于传输设定与控制指令的双向传输辅助通道。
需要说明的是，在HDMI、DisplayPort等标准传输线缆上除了必要的音视频信号传输线外，还包括了单独的两根控制线，比如HDMI具有用于传输控制数据的SDA线和用于通信时钟的SCL线，在DisplayPort中包括用于传输设定与控制指令的双向传输辅助通道。这些控制线主要用于显示***开始启动时进行主从设备之间的通信，以及在显示***运行过程中主从设备状态的交换，除此以外，这2根控制线基本处于空闲状态。通过HDMI或者DisplayPort的控制信号线在空闲状态时进行显卡与不同拼接设备的帧的位置信息交换，来达到显卡控制多个拼接设备的帧同步。
实施例2：
参照图2，本实施例2提供了一种多个拼接显示屏视频同步的显示方法，该方法包括：
步骤S1，所述显卡中的至少两个信号输出端口通过数据线将包含具有特定帧率视频信号数据的信号数据传输至与所述信号输出端口一一对应的读写缓存模块；
步骤S2，所述具有特定帧率视频信号数据的信号数据传输至不同的读写缓存模块后，该读写缓存模块通过控制线将其当前各个循环缓存单元的状态传输至显卡中的帧差控制器；
步骤S3，该帧差控制器与各个读写缓存模块通过控制线进行相互通信控制，并根据当前各读写缓存模块中的循环缓存单元的状态，控制各个读写缓存模块中的视频信号数据的帧率保持同步，来实现各个显示屏的帧同步；
步骤S4，该拼接控制设备中的拼接控制模块在读写缓存模块中读取信号数据，并经过分割或分屏处理后传输至显示屏，显示屏显示该处理后的内容。
需要说明的是，在本实施例2中存在两个拼接控制设备，显卡设置的输出视频帧率为f，实际输出到两个拼接控制设备的视频帧率分别为f1、f2，由于显卡的性能限制，这3个帧率不一定相等，而是存在较小的差别，比如f=60Hz, f1=60Hz, f2=59.94Hz。即使f1与f2的差别很小，显卡输出到两个拼接控制设备的视频帧时间不一致，且帧率的快慢会导致两个个拼接控制设备存在人眼可以察觉的帧差。
本实施例2通过在显卡端运行的帧差控制器，以及控制线传输各个拼接控制设备的写入/读取帧的位置，来达到帧同步的目的。
其中在步骤S3中，该帧差控制器根据当前各读写缓存模块中的循环缓存单元的状态，通过控制信号输出端口来调整该信号输出端口自身的帧的输出速率来达到帧同步。
另外在步骤S3中，该帧差控制器根据当前各读写缓存模块中的循环缓存单元的状态，控制各个拼接控制设备通过丢弃一帧或者重复一帧的方式来达到帧同步。
需要说明的是，首先各个拼接控制设备的当前读写缓存模块将各自的当前读和写的帧缓存位置通过控制线传输给帧差控制器。
其次，显卡的帧差控制器比较输入的2个当前写入/读取帧的位置，以及比较2个写入/读取帧的更新时间。当2个相同的当前写入/读取帧的更新时间差别大于1帧的时间时，显卡软件则认为存在帧不同步。
此时，显卡一方面可以控制自身的各个信号输出端口的视频帧率，另一方面，显卡可以将某个过快或者过慢的拼接控制设备的当前写入/读取帧位置通过控制线传输给另一个拼接控制设备，让其丢弃一帧或者重复显示一帧，这样达到多个拼接控制设备之间的更好的帧同步目的。
在这个实施例2中，所述显卡和所述拼接控制模块依次循环地在不同的循环缓存单元中分别对该读写缓存模块进行写入和读取，所述显卡的写入操作比所述拼接控制模块的读取操作早一帧；所述读写缓存模块包括第一循环缓存单元、第二循环缓存单元和第三循环缓存单元，所述显卡写入信号数据至该第一循环缓存单元，所述拼接控制模块从该第三循环缓存单元读取；当所述显卡写入信号数据至该第二循环缓存单元，所述拼接控制模块从该第一循环缓存单元读取；当所述显卡写入信号数据至该第三循环缓存单元，所述拼接控制模块从该第二循环缓存单元读取，如此不断循环。
需要说明的是，此做法可以避免显卡的写入操作和拼接控制模块的读取操作同时在同一内存地址上进行，确保读写缓存模块内不会造成数据损坏的现象，也能保证写入操作和读取操作能够同时进行。
所述控制线为HDMI中用于传输控制数据的SDA线和用于通信时钟的SCL线。另外地，该控制线也可为DisplayPort中用于传输设定与控制指令的双向传输辅助通道。
相对于现有技术，本发明提供的一种多个拼接显示屏视频同步的显示***及其方法，该显示***包括显卡、拼接控制设备和显示屏，所述显卡包括信号输出端口和帧差控制器、并通过数据线和控制线与拼接控制设备电连接，该拼接控制设备包括读写缓存模块、拼接控制模块，对信号数据进行缓存并进行分隔或分屏处理，帧差控制器与各个读写缓存模块通过控制线进行相互通信控制。本发明利用现有的硬件设备，通过HDMI或者DisplayPort的控制信号线在空闲状态时进行显卡与不同拼接控制设备的帧的位置信息状态交换，通过显卡的帧差控制器、拼接控制设备的拼接控制模块、视频传输线缆中的控制线形成闭环协同控制并实现对多个拼接屏的视频帧同步。本发明充分利用显卡的帧输出调节能力、拼接屏控制设备的调节能力进行闭环帧同步控制，比单纯依靠显卡进行单向帧同步的效果更好。
最后需要强调的是，本发明不限于上述实施方式，以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种多个拼接显示屏视频同步的显示***，包括显卡、拼接控制设备和显示屏，其特征在于，
所述显卡包括至少两个用于输出包含具有特定帧率视频信号数据的信号数据的信号输出端口和至少一个用于调整该信号数据帧同步的帧差控制器，该显卡通过数据线和控制线与所述拼接控制设备电连接；
所述拼接控制设备数量与所述信号输出端口一致、并包括用于连续存储该信号输出端口处传输的信号数据的读写缓存模块和用于对该读写缓存模块中所存储的信号数据进行分割或分屏处理的拼接控制模块，所述读写缓存模块通过数据线一一对应地与所述信号输出端口电连接、并通过控制线与所述帧差控制器连接，所述拼接控制模块与该读写缓存模块电连接；
各个所述拼接控制设备的当前读写缓存模块将各自的当前读和写的帧缓存位置通过控制线传输给所述帧差控制器，所述帧差控制器比较输入的当前写入/读取帧的位置以及更新时间，并根据当前各读写缓存模块中的循环缓存单元的状态，通过控制信号输出端口来调整该信号输出端口自身的帧的输出速率来达到帧同步，和控制各个拼接控制设备通过丢弃一帧或者重复一帧的方式来达到帧同步；
所述显示屏数量与所述信号输出端口一致，该显示屏用于显示经过分割或分屏处理后的信号数据、并与所述拼接控制模块电连接。
2.如权利要求1所述的多个拼接显示屏视频同步的显示***，其特征在于，所述读写缓存模块包括第一循环缓存单元、第二循环缓存单元和第三循环缓存单元；所述显卡和所述拼接控制模块依次循环地在不同的循环缓存单元中分别对该读写缓存模块进行写入和读取，所述显卡的写入操作比所述拼接控制模块的读取操作早一帧。
3.如权利要求1所述的多个拼接显示屏视频同步的显示***，其特征在于，所述拼接控制模块包括FPGA芯片。
4.如权利要求1所述的多个拼接显示屏视频同步的显示***，其特征在于，所述控制线为HDMI中用于传输控制数据的SDA线和用于通信时钟的SCL线。
5.如权利要求1所述的多个拼接显示屏视频同步的显示***，其特征在于，所述控制线为DisplayPort中用于传输设定与控制指令的双向传输辅助通道。
6.一种多个拼接显示屏视频同步的显示方法，应用于显示***，所述显示***包括显卡、拼接控制设备和显示屏，所述拼接控制设备包括读写缓存模块和拼接控制模块，其特征在于，该方法包括：
步骤S1，显卡中的至少两个信号输出端口通过数据线将包含具有特定帧率视频信号数据的信号数据传输至与所述信号输出端口一一对应的读写缓存模块，所述拼接控制设备数量与所述信号输出端口一致；
步骤S2，所述具有特定帧率视频信号数据的信号数据传输至不同的读写缓存模块后，该读写缓存模块通过控制线将其当前各个循环缓存单元的状态传输至显卡中的帧差控制器；
步骤S3，该帧差控制器与各个读写缓存模块通过控制线进行相互通信控制，并根据当前各读写缓存模块中的循环缓存单元的状态，控制各个读写缓存模块中的视频信号数据的帧率保持同步，来实现各个显示屏的帧同步；
步骤S4，该拼接控制设备中的拼接控制模块在读写缓存模块中读取信号数据，并经过分割或分屏处理后传输至显示屏，显示屏显示该处理后的内容；
其中，在步骤S3中，包括以下步骤：各个所述拼接控制设备的当前读写缓存模块将各自的当前读和写的帧缓存位置通过控制线传输给所述帧差控制器，所述帧差控制器比较输入的当前写入/读取帧的位置以及更新时间，并根据当前各读写缓存模块中的循环缓存单元的状态，通过控制信号输出端口来调整该信号输出端口自身的帧的输出速率来达到帧同步，和控制各个拼接控制设备通过丢弃一帧或者重复一帧的方式来达到帧同步。
7.如权利要求6所述的多个拼接显示屏视频同步的显示方法，其特征在于，所述显卡和所述拼接控制模块连续依次循环且在不同的循环缓存单元中分别对该读写缓存模块进行写入和读取，所述显卡的写入操作比所述拼接控制模块的读取操作早一帧；所述读写缓存模块包括第一循环缓存单元、第二循环缓存单元和第三循环缓存单元，所述显卡写入信号数据至该第一循环缓存单元，所述拼接控制模块从该第三循环缓存单元读取；当所述显卡写入信号数据至该第二循环缓存单元，所述拼接控制模块从该第一循环缓存单元读取；当所述显卡写入信号数据至该第三循环缓存单元，所述拼接控制模块从该第二循环缓存单元读取，如此不断循环。
8.如权利要求6所述的多个拼接显示屏视频同步的显示方法，其特征在于，所述控制线为HDMI中用于传输控制数据的SDA线和用于通信时钟的SCL线。
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