CN111192606A - 电源门控*** - Google Patents

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Abstract

一种电源门控***包括逻辑电路区域，逻辑电路区域包括被配置为接收第一门控时钟信号的至少一个逻辑门。电源门控***还包括电源门控控制电路，其被配置为根据芯片选择信号、命令/地址信号和外部时钟信号来产生第一门控时钟信号，所述第一门控时钟信号被控制为在内部电源电压稳定之后开始转变。

Description

电源门控***
相关申请的交叉引用
本申请要求2018年11月14日在韩国知识产权局提交的申请号为10-2018-0139619的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
各种实施例总体而言可以涉及一种半导体电路，更具体地，涉及一种电源门控***。
背景技术
目前，随着内置于电子设备中的功能块的数量持续增加，用于电子设备(诸如便携式电子设备)的形状要素持续缩小。
特别地，便携式电子设备利用电池的有限电能来运行。因此，不期望在掉电模式(power-down mode)下便携式电子设备的功能块不必要地消耗电能。
为了降低掉电模式下的功耗，已经将用于防止在掉电模式下向功能块供电的电源门控技术应用于便携式电子设备。
例如，之字形电源门控技术(zigzag power gating technology)已经应用于电子设备的功能块。
之字形电源门控技术是用于如下操作的方法：切断在掉电模式下向电子设备的功能块中所包括的多个逻辑门之中的除了需要恒定电源的部分逻辑门之外的剩余逻辑门供给的电能。
图1中示出了一种传统之字形电源门控电路，包括第一电源线至第四电源线1、2、3和4、逻辑门5和6以及电源门控开关7和8。
电源门控电路经由第一电源线1接收第一电源电压VDD，经由第二电源线2接收第二电源电压VDD_ZPG，经由第三电源线3接收第一接地电压VSS，以及经由第四电源线4接收第二接地电压VSS_ZPG。
之字形电源门控电路可以基于在掉电模式下将外部时钟信号(例如，时钟信号CLK)维持为低电平的条件来设计。
在掉电模式下，电源门控信号SW和SWB可以分别具有高电平和低电平，因此第二电源线2和第四电源线4可以是浮置的。
当时钟信号CLK没有跳变(toggled)而是维持在低电平时，逻辑门5耦接到第一电源线1并且逻辑门6耦接到第三电源线3，因此，不产生浮置电流。
当电源门控信号SW和SWB根据掉电模式退出而分别具有低电平和高电平、并且在从掉电模式退出开始经过预定时间之后第二电源电压VDD_ZPG以及而后第二接地电压VSS_ZPG被稳定到目标电平时，即使当时钟信号CLK跳变时也可以不产生浮置电流。
然而，当电源门控信号SW和SWB分别为低电平和高电平以及在经过用于将第二电源电压VDD_ZPG和第二接地电压VSS_ZPG稳定到目标电平的预定时间之前时钟信号CLK转变为高电平时，可能发生电源门控错误。
例如，随着电源门控信号SW和SWB分别从高电平和低电平转变为低电平和高电平，逻辑门5耦接到第四电源线4并且逻辑门6耦接到第二电源线2。然而，因为第二电源电压VDD_ZPG和第二接地电压VSS_ZPG可能未达到目标电平，所以电源线2和4可以处于浮置状态。因此，可能会产生浮置电流，从而可能会导致逻辑门5和6的异常运行。
发明内容
在本公开的实施例中，电源门控***可以包括逻辑电路区域，逻辑电路区域包括被配置为接收第一门控时钟信号的至少一个逻辑门。电源门控***还包括电源门控控制电路，其被配置为根据芯片选择信号、命令/地址信号和外部时钟信号来产生第一门控时钟信号，所述第一门控时钟信号被控制为在内部电源电压稳定之后开始转变。
在本公开的另一个实施例中，电源门控***可以包括逻辑电路区域，逻辑电路区域包括被配置为接收第一门控时钟信号的至少一个逻辑门。电源门控***还可以包括电源门控控制电路，其被配置为根据芯片选择信号、命令/地址信号和外部时钟信号来产生第一门控时钟信号，以及控制第一门控时钟信号的激活时段以匹配读取操作和写入操作，所述第一门控时钟信号被控制为在内部电源电压稳定之后开始转变。
附图说明
通过以下结合附图的详细描述，可以更清楚地理解本公开的主题的方面、特征和优点，其中：
图1是根据传统电源门控电路来示出电源门控操作错误的示意图；
图2是示出根据本公开的一个实施例的电子***的配置的框图；
图3是示出根据本公开的一个实施例的电源门控***的配置的框图；
图4是示出图3的逻辑电路区域的配置的示意图；
图5是示出图3的电源门控控制电路的配置的框图；
图6是示出图4的时钟/门控控制电路的配置的示意图；以及
图7是示出根据本公开的一个实施例的电源门控控制操作的时序图。
具体实施方式
参考附图详细描述了本公开的各种实施例。附图是各种实施例(和中间结构)的示意图。因此，将会预料到由于例如制造技术和/或公差导致的图示的配置和形状的变化。因此，所描述的实施例不应被解释为限于本文中所示的特定配置和形状，而是可以包括配置和形状的偏差，这些偏差不脱离所附权利要求中所阐述的本公开的精神和范围。
本文中参考理想化实施例的截面图和/或平面图来描述本公开。然而，本公开的所呈现的实施例不应被解释为是限制性的。尽管示出和描述了针对本公开的有限数量的可能实施例，但是本领域普通技术人员将理解，在不脱离本公开的原理和精神的情况下，可以对这些实施例做出改变。
提供了如下实施例：能够在掉电模式退出时防止电源门控错误的电源门控***。还提供了一种能够通过阻止半导体电路的非实际操作部分中的时钟供应来降低功耗的电源门控***的实施例。
图2是示出根据一个实施例的电子***10的配置的框图。
参考图2，电子***10可以包括存储器20和处理器30。
电子***10可以被配置为片上***(SoC)。
处理器30可以被配置为中央处理单元(CPU)或图形处理单元(GPU)。
处理器30可以包括处理器核31和存储器控制器32。
处理器核31可以向存储器控制器32提供用于控制存储器20的各种命令CMD和地址ADD。
根据从处理器核31提供的命令CMD和地址ADD，存储器控制器32可以通过向存储器20提供第一电源电压VDD、第一接地电压VSS、芯片选择信号CS和命令/地址信号CA<0:N>来控制存储器20。
存储器控制器32可以向存储器20发送数据DQ和从存储器20接收数据DQ。
存储器20可以包括存储器核21、数据处理电路22和控制电路23。
存储器核21可以包括多个单元存储区域(例如，存储体BK)和用于存储体BK的数据输入/输出(I/O)的电路元件。
数据处理电路22可以执行在存储器核21与存储器控制器32之间的数据I/O相关的操作。
控制电路23可以根据由处理器30的存储器控制器32提供的芯片选择信号CS和命令/地址信号CA<0:N>来控制存储器20的数据读取/写入操作以及电源门控相关的操作等。
图3是示出根据一个实施例的电源门控***100的配置的框图。
例如，电源门控***100可以配置在图2的存储器20中。
参考图3，电源门控***100可以包括电源门控控制电路101和逻辑电路区域102。
逻辑电路区域102可以包括多个逻辑门。
多个逻辑门可以包括与时钟信号的I/O相关的逻辑门。
对多个逻辑门的电源供应可以根据电源门控信号SW_EN1和SW_EN1B来切断。
电源门控控制电路101可以根据芯片选择信号CS、命令/地址信号CA<0:N>以及时钟信号CLK来产生第一门控时钟信号CMD_CLK1，该第一门控时钟信号CMD_CLK1被控制为在内部电源电压稳定之后开始转变。时钟信号CLK在这里也被称为外部时钟信号。
电源门控控制电路101可以根据芯片选择信号CS和命令/地址信号CA<0:N>来产生电源门控信号SW_EN1和SW_EN1B。
电源门控控制电路101可以控制第一门控时钟信号CMD_CLK1的激活时段以匹配读取操作和写入操作。
电源门控控制电路101可以根据读取命令延迟信号RCLKEN和写入命令延迟信号WCLKEN来控制第一门控时钟信号CMD_CLK1的激活时段以匹配读取操作和写入操作。
图4是示出图3的逻辑电路区域102的配置的示意图。
参考图4，逻辑电路区域102可以包括第一电源线至第四电源线111、112、113和114、多个逻辑门115和116以及电源门控开关117和118。
除了图4中所示的逻辑门115和116之外，逻辑电路区域102中还可以包括多个逻辑门。为了描述清楚，图4中仅示出了有限数量的可能逻辑门。
外部电源电压(例如，第一电源电压VDD)可以经由第一电源线111施加到逻辑门115。
第二电源线112可以经由电源门控开关117耦接到第一电源线111，并且可以将内部电源电压(例如，经由第一电源线111施加的电源电压)作为第二电源电压VDD_ZPG施加到逻辑门116。
外部接地电压(例如，第一接地电压VSS)可以经由第三电源线113施加到逻辑门116。
第四电源线114可以经由电源门控开关118耦接到第三电源线113，并且可以将内部电源电压(例如，经由第三电源线113施加的电源电压)作为第二接地电压VSS_ZPG施加到逻辑门115。
尽管未在图4中示出，但是恒定电源电压(例如，第一电源电压VDD和/或第一接地电压VSS)可以被施加到在逻辑电路区域102中所包括的逻辑门之中的部分逻辑门。
在掉电模式下，电源门控信号SW_EN1和SW_EN1B可以分别处于低电平和高电平，因此可以切断对逻辑门115和116的电源供应。
当电源门控信号SW_EN1和SW_EN1B根据掉电模式退出而分别转变为高电平和低电平时，稍后将详细描述的电源门控控制电路101可以控制逻辑门115和116的输入信号(例如，第一门控时钟信号CMD_CLK1)在足以将第二电源电压VDD_ZPG和第二接地电压VSS_ZPG稳定到目标电平的时间之后开始转变。
因此，可以防止由浮置电流引起的逻辑门115和116的故障。
图5是示出图3的电源门控控制电路101的配置的示图。
参考图5，电源门控控制电路101可以包括第一控制电路200和第二控制电路300。
第一控制电路200可以根据芯片选择信号CS和命令/地址信号CA<0:N>来产生掉电信号CSE和缓冲器使能信号BUF_EN。
第一控制电路200可以包括第一缓冲器至第三缓冲器210、220和230、命令解码器240、掉电信号发生电路250和锁存器260。
第一缓冲器至第三缓冲器210至230、命令解码器240、掉电信号发生电路250和锁存器260可以根据第二门控时钟信号CMD_CLK2来运行。
第一缓冲器210可以根据缓冲器使能信号BUF_EN而被激活，并且接收芯片选择信号CS。
第一缓冲器210可以输出所接收的芯片选择信号CS作为内部信号CS_BUFB和ICSRR。
内部信号CS_BUFB可以具有与芯片选择信号CS相反的相位。
第二缓冲器220可以根据掉电信号CSE而被激活，并且接收芯片选择信号CS。
第三缓冲器230可以根据缓冲器使能信号BUF_EN而被激活并且接收命令/地址信号CA<0:N>。
第三缓冲器230可以输出所接收的命令/地址信号CA<0:N>作为内部信号ICARR<0:6>和ICAFF<0:6>。
内部信号ICARR<0:6>可以是基于第二门控时钟信号CMD_CLK2的上升沿来接收命令/地址信号CA<0:N>的信号，并且内部信号ICAFF<0:6>可以是基于第二门控时钟信号CMD_CLK2的下降沿来接收命令/地址信号CA<0:N>的信号。
命令解码器240可以通过对第一缓冲器210的输出信号ICSRR以及第三缓冲器230的输出信号ICARR<0:6>和ICAFF<0:6>进行解码来产生解码信号DEC_CMD。
掉电信号发生电路250可以根据第二缓冲器220的输出信号以及解码信号DEC_CMD来产生掉电信号CSE。
当解码信号DEC_CMD具有指示掉电模式进入PDE的值并且芯片选择信号CS已经转变为高电平时，掉电信号发生电路250可以激活掉电信号CSE。
当在掉电模式进入PDE状态下芯片选择信号CS再次转变为高电平时，掉电信号发生电路250可以将当前状态确定为掉电模式退出PDX并且将掉电信号CSE去激活(inactivate)。
锁存器260可以根据第二门控时钟信号CMD_CLK2来锁存掉电信号CSE并将其反相，并且输出被反相的信号作为缓冲器使能信号BUF_EN。
第二控制电路300可以根据时钟信号CLK、第一控制电路200的内部信号CS_BUFB、掉电信号CSE、读取命令延迟信号RCLKEN和写入命令延迟信号WCLKEN来产生电源门控信号SW_EN1和SE_EN1B、第一门控时钟信号CMD_CLK1和第二门控时钟信号CMD_CLK2。
第二控制电路300可以包括缓冲器310和时钟/门控控制电路320。
缓冲器310可以根据缓冲器使能信号BUF_EN而被激活并且接收时钟信号CLK。
缓冲器310可以输出所接收的时钟信号CLK作为内部时钟信号CLKR。
时钟/门控控制电路320可以根据内部时钟信号CLKR、第一控制电路200的内部信号CS_BUFB、掉电信号CSE、读取命令延迟信号RCLKEN和写入命令延迟信号WCLKEN来产生电源门控信号SW_EN1和SW_EN1B、第一门控时钟信号CMD_CLK1和第二门控时钟信号CMD_CLK2。
图6是示出图5的时钟/门控控制电路320的配置的示意图。
参考图6，时钟/门控控制电路320可以包括电源门控信号发生电路400、第一时钟门控控制电路500、第二时钟门控控制电路600和门控时钟信号发生电路700。
电源门控信号发生电路400可以包括第一延迟器(DLY1)410和逻辑门420和430。
第一延迟器(DLY1)410可以将掉电信号CSE延迟预设时间并且输出延迟掉电信号CSE2。
逻辑门420可以通过对掉电信号CSE和第一延迟器(DLY1)410的输出信号CSE2执行或非(NOR)运算来产生电源门控信号SW_EN1B。
用于稳定掉电的稳定时间可以通过经由第一延迟器(DLY1)410将掉电信号CSE延迟预设时间来确保。
逻辑门430可以通过将电源门控信号SW_EN1B反相来产生电源门控信号SW_EN1。
当根据外部命令而进入掉电模式时，掉电信号CSE可以被激活为低电平。
当掉电信号CSE转变为低电平以及然后经过第一延迟器(DLY1)410的延迟时间时，电源门控信号SW_EN1和SW_EN1B可以分别为低电平和高电平。
当在掉电模式下根据芯片选择信号CS的转变而退出掉电模式时，掉电信号CSE可以被去激活为高电平。
当掉电信号CSE转变为高电平时，电源门控信号SW_EN1和SW_EN1B可以分别为高电平和低电平。
第一时钟门控控制电路500可以包括第二延迟器(DLY2)510和逻辑门520和530。
第二延迟器(DLY2)510可以将电源门控信号SW_EN1延迟预设时间并且输出延迟信号SW_EN2。
逻辑门520可以将第二延迟器(DLY2)510的输出信号SW_EN2反相并输出被反相的信号。
逻辑门530可以对逻辑门520的输出信号和复位信号RSTB执行与非(NAND)运算，并且输出与非运算的结果作为第一时钟门控控制信号CLK_EN1。
掉电信号CSE可以根据掉电模式退出而转变为高电平，并且电源门控信号SW_EN1和SW_EN1B可以分别处于高电平和低电平。
当电源门控信号SW_EN1转变为高电平以及然后经过第二延迟器(DLY2)510的延迟时间时，第一时钟门控控制信号CLK_EN1可以被激活为高电平。
对于一个实施例，仅当第一时钟门控控制信号CLK_EN1被激活时，第一门控时钟信号CMD_CLK1才可以被激活。
在一个实施例中，即使当电源门控信号SW_EN1根据掉电模式退出而转变为高电平时，第一时钟门控控制信号CLK_EN1的激活也可以经由第二延迟器(DLY2)510来被延迟，因此可以确保用于第二电源电压VDD_ZPG和第二接地电压VSS_ZPG的电压稳定的时间裕度。
第二时钟门控控制电路600可以包括时序信号发生电路610、延迟电路620、开关电路630、第一锁存器640和第二锁存器650。
时序信号发生电路610可以根据读取命令延迟信号RCLKEN、写入命令延迟信号WCLKEN和第二门控时钟信号CMD_CLK2来产生时序信号N5。
时序信号发生电路610可以包括多个触发器(flip flop)611、612、613和614以及多个逻辑门615至618。
逻辑门618可以对读取命令延迟信号RCLKEN和写入命令延迟信号WCLKEN执行或非运算，并输出或非运算的结果。
多个触发器611至614可以通过根据第二门控时钟信号CMD_CLK2而将逻辑门618的输出信号顺序地移位来输出多个初步时序信号N1至N4。
逻辑门615可以对多个初步时序信号N1至N4中的初步时序信号N1和N2执行与非运算，并输出与非运算的结果。
逻辑门616可以对多个初步时序信号N1至N4之中的初步时序信号N3和N4执行与非运算，并输出与非运算的结果。
逻辑门617可以对逻辑门615的输出信号和逻辑门616的输出信号执行或非运算，并输出或非运算的结果作为时序信号N5。
读取命令延迟信号RCLKEN可以是被产生以在读取命令输入之后将激活电平(例如，高电平)维持第一时间间隔的信号，所述第一时间间隔足以完成实际读取操作。
写入命令延迟信号WCLKEN可以是被产生以在写入命令输入之后将激活电平(例如，高电平)维持第二时间间隔的信号，所述第二时间间隔足以完成实际写入操作。
第一时间间隔和第二时间间隔可以根据存储器的类型以及操作标准等来改变。
因为时序信号N5是读取命令延迟信号RCLKEN和写入命令延迟信号WCLKEN的或非运算的结果被移位的信号，所以时序信号N5可以在实际读取操作和实际写入操作完成之后被激活。
在读取操作或写入操作被完全执行之后，第一门控时钟信号CMD_CLK1可能不需要被施加到逻辑电路区域102(参见图3)。
因此，时序信号N5可以用作用于判断是否切断第一门控时钟信号CMD_CLK1的供应的标准。
延迟电路620可以将从第一缓冲器210接收的内部信号CS_BUFB(例如，芯片选择信号CS的上升沿)延迟，并且输出被延迟的结果。
开关电路630可以根据第二门控时钟信号CMD_CLK2而传递延迟电路620的输出信号CS_BUF2B。
第一锁存器640可以锁存开关电路630的输出信号。
第二锁存器650可以具有包括多个逻辑门651至653的SR锁存器结构，并且可以根据开关电路630的输出信号而激活第二时钟门控控制信号CLK_EN2以及根据时序信号N5而将第二时钟门控控制信号CLK_EN2去激活。
晶体管660可以根据缓冲器使能信号BUF_EN而激活第二时钟门控控制信号CLK_EN2。
门控时钟信号发生电路700可以包括多个逻辑门710、720、730、740、750、760和770。
当第一时钟门控控制信号CLK_EN1被激活为高电平时，内部时钟信号CLKR可以经由逻辑门710至740被输出作为第二门控时钟信号CMD_CLK2。
当第一时钟门控控制信号CLK_EN1和第二时钟门控控制信号CLK_EN2被激活为高电平时，内部时钟信号CLKR可以经由逻辑门710至730和750至770输出作为第一门控时钟信号CMD_CLK1。
图7是示出根据一个实施例的电源门控控制操作的时序图。
参考图2至图7描述电源门控控制操作。
存储器20的掉电模式进入PDE可以通过从外部设备(例如，处理器30)提供的命令/地址信号CA<0:N>和芯片选择信号CS的组合来实现。
内部信号CS_BUFB可以基于芯片选择信号CS来转变为低电平，并且第二时钟门控控制电路600可以将第二时钟门控控制信号CLK_EN2激活为高电平。
在掉电模式时段期间，第二时钟门控控制信号CLK_EN2可以维持为激活电平。
随着掉电模式进入PDE实现，掉电信号发生电路250可以产生低电平的掉电信号CSE。
缓冲器使能信号BUF_EN可以基于低电平的掉电信号CSE来转变为高电平。
随着缓冲器使能信号BUF_EN转变为高电平，除了电源门控控制电路101的缓冲器210至230和310之中的接收芯片选择信号CS的缓冲器220之外的所有剩余缓冲器可以被去激活。
随着掉电信号CSE被激活为低电平，电源门控信号发生电路400可以在第一延迟器410的延迟时间之后分别产生低电平的电源门控信号SW_EN1和高电平的电源门控信号SW_EN1B。
由于电源门控信号SW_EN1和SW_EN1B分别是低电平和高电平，因此可以切断对逻辑电路区域102的逻辑门的电源供应。
当电源门控信号SW_EN1和SW_EN1B分别为低电平和高电平时，第一时钟门控控制电路500可以在第二延迟器510的延迟时间之后将第一时钟门控控制信号CLK_EN1去激活为低电平。
因为第一时钟门控控制信号CLK_EN1具有低电平，所以第一门控时钟信号CMD_CLK1可以固定为低电平。
随着处理器30在掉电模式进入PDE状态下使芯片选择信号CS跳变，可以实现存储器20的掉电模式退出PDX。
随着掉电模式退出PDX实现，掉电信号发生电路250可以允许掉电信号CSE转变为高电平。
缓冲器使能信号BUF_EN可以基于去激活的掉电信号CSE而被激活为低电平。
接收芯片选择信号CS的缓冲器220可以基于去激活的掉电信号CSE而被去激活。
随着缓冲器使能信号BUF_EN被激活为低电平，电源门控控制电路101的所有缓冲器210、230和310可以被激活。
随着掉电信号CSE被激活为高电平时，电源门控信号发生电路400可以分别产生高电平的电源门控信号SW_EN1和低电平的电源门控信号SW_EN1B。
由于电源门控信号SW_EN1和SW_EN1B分别为高电平和低电平，因此第一时钟门控控制电路500可以在第二延迟器510的延迟时间之后将第一时钟门控控制信号CLK_EN1激活为高电平。
在电源门控信号SW_EN1和SW_EN1B分别为高电平和低电平之后的第二延迟器(DLY2)510的延迟时间期间，第二电源电压VDD_ZPG可以通过第一电源电压VDD而升压(bootup)到目标电平，而第二接地电压VSS_ZPG可以通过第一接地电压VSS下降到目标电平。
第二时钟门控控制信号CLK_EN2可以基于内部信号CS_BUF2B和缓冲器使能信号BUF_EN而被维持为激活电平。因此，随着第一时钟门控控制信号CLK_EN1被激活为高电平，内部时钟信号CLKR可以作为第一门控时钟信号CMD_CLK1被提供给逻辑电路区域102的逻辑门。
因为第二电源电压VDD_ZPG和第二接地电压VSS_ZPG在第一时钟门控控制信号CLK_EN1被激活到高电平的时序处已经被稳定为目标电平，所以即使当第一门控时钟信号CMD_CLK1跳变时，也不会产生浮置电流。
在掉电模式退出PDX之后，可以在正常操作模式下将芯片选择信号CS与读取命令RD一起输入。
第二时钟门控控制信号600可以根据基于芯片选择信号CS而转变的内部信号CS_BUF2B来将第二时钟门控控制信号CLK_EN2激活为高电平。
因为第一时钟门控控制信号CLK_EN1维持在激活电平，所以在执行读取操作期间内部时钟信号CLKR可以作为第一门控时钟信号CMD_CLK1提供给逻辑电路区域102的逻辑门。
根据读取命令RD产生的读取命令延迟信号RCLKEN可以在确定的时间间隔内维持为高电平，并且时序信号N5可以根据高电平的读取命令延迟信号RCLKEN而被激活为低电平。
第二时钟门控控制信号CLK_EN2可以由时序信号N5去激活。
随着第二时钟门控控制信号CLK_EN2被去激活，第一门控时钟信号CMD_CLK1的跳变可以被阻止，并且第一门控时钟信号CMD_CLK1可以被维持为低电平。
在一个实施例中，当执行根据激活命令(例如，读取命令RD和写入命令WT)的读取操作和写入操作时，第一门控时钟信号CMD_CLK1可以被提供给逻辑电路区域102。读取操作和写入操作被终止，第一门控时钟信号CMD_CLK1的跳变可以被阻止，因此可以降低功耗。
以上针对本公开描述的实施例旨在说明而非限制本公开。各种替代和等同物是可能的。本公开不应受本文中所描述的实施例的限制。本公开也不限于任何特定类型的半导体装置。鉴于本公开，其他添加、删减或修改是可能的，并且旨在落入所附权利要求的范围内。

Claims (14)

1.一种电源门控***，包括：
逻辑电路区域，其包括至少一个逻辑门，所述至少一个逻辑门被配置为接收第一门控时钟信号；以及
电源门控控制电路，其被配置为根据芯片选择信号、命令/地址信号和外部时钟信号来产生所述第一门控时钟信号，所述第一门控时钟信号被控制为在内部电源电压稳定之后开始转变。
2.如权利要求1所述的电源门控***，其中，所述电源门控控制电路被配置为根据所述芯片选择信号和所述命令/地址信号来产生电源门控信号，电源门控信号用于切断向所述至少一个逻辑门供应所述内部电源电压。
3.如权利要求1所述的电源门控***，其中，所述电源门控控制电路包括：
第一控制电路，其被配置为根据所述芯片选择信号和所述命令/地址信号来产生掉电信号；以及
第二控制电路，其被配置为根据所述外部时钟信号、所述芯片选择信号和所述掉电信号来产生所述第一门控时钟信号。
4.如权利要求3所述的电源门控***，其中，所述第一控制电路包括：
命令解码器，其被配置为通过对所述芯片选择信号和所述命令/地址信号进行解码来产生解码信号；以及
掉电信号发生电路，其被配置为根据所述芯片选择信号和所述解码信号来产生所述掉电信号。
5.如权利要求4所述的电源门控***，其中，所述第一控制电路还包括：
锁存器，其被配置为锁存所述掉电信号以及输出被锁存的信号作为缓冲器使能信号；
第一缓冲器，其被配置为根据所述缓冲器使能信号而被激活，以及接收所述芯片选择信号；以及
第二缓冲器，其被配置为根据所述掉电信号而被激活，以及接收所述芯片选择信号。
6.如权利要求3所述的电源门控***，其中，所述第二控制电路包括：
电源门控信号发生电路，其被配置为根据所述掉电信号来产生电源门控信号；
第一时钟门控控制电路，其被配置为通过将所述电源门控信号延迟预定时间来产生第一时钟门控控制信号；以及
门控时钟信号发生电路，其被配置为根据所述第一时钟门控控制信号而使用内部时钟信号来产生所述第一门控时钟信号。
7.一种电源门控***，包括：
逻辑电路区域，其包括至少一个逻辑门，所述至少一个逻辑门被配置为接收第一门控时钟信号；以及
电源门控控制电路，其被配置为：根据芯片选择信号、命令/地址信号和外部时钟信号来产生所述第一门控时钟信号，以及控制所述第一门控时钟信号的激活时段以匹配读取操作和写入操作，所述第一门控时钟信号被控制为在内部电源电压稳定之后开始转变。
8.如权利要求7所述的电源门控***，其中，所述电源门控控制电路被配置为根据所述芯片选择信号和所述命令/地址信号来产生电源门控信号，所述电源门控信号用于切断向所述至少一个逻辑门供应所述内部电源电压。
9.如权利要求7所述的电源门控***，其中，所述电源门控控制电路包括：
第一控制电路，其被配置为根据所述芯片选择信号和所述命令/地址信号来产生掉电信号；以及
第二控制电路，其被配置为根据所述外部时钟信号、所述芯片选择信号和所述掉电信号来产生所述第一门控时钟信号。
10.如权利要求9所述的电源门控***，其中，所述第一控制电路包括：
命令解码器，其被配置为通过对所述芯片选择信号和所述命令/地址信号进行解码来产生解码信号；以及
掉电信号发生电路，其被配置为根据所述芯片选择信号和所述解码信号来产生所述掉电信号。
11.如权利要求10所述的电源门控***，其中，所述第一控制电路还包括：
锁存器，其被配置为锁存所述掉电信号以及输出被锁存的信号作为缓冲器使能信号；
第一缓冲器，其被配置为根据所述缓冲器使能信号而被激活，以及接收所述芯片选择信号；以及
第二缓冲器，其被配置为根据所述掉电信号而被激活，以及接收所述芯片选择信号。
12.如权利要求9所述的电源门控***，其中，所述第二控制电路包括：
电源门控信号发生电路，其被配置为根据所述掉电信号来产生电源门控信号；
第一时钟门控控制电路，其被配置为通过将所述电源门控信号延迟预定时间来产生第一时钟门控控制信号；
第二时钟门控控制电路，其被配置为根据读取命令延迟信号、写入命令延迟信号和所述芯片选择信号来产生第二时钟门控控制信号；以及
门控时钟信号发生电路，其被配置为根据所述第一时钟门控控制信号和所述第二时钟门控控制信号而使用内部时钟信号来产生所述第一门控时钟信号。
13.如权利要求12所述的电源门控***，其中，所述读取命令延迟信号被产生以在输入读取命令之后将激活电平维持足以完成实际读取操作的第一时间间隔，以及
所述写入命令延迟信号被产生以在输入写入命令之后将所述激活电平维持足以完成实际写入操作的第二时间间隔。
14.如权利要求12所述的电源门控***，其中，所述第二时钟门控控制电路包括：
时序信号发生电路，其被配置为根据所述读取命令延迟信号和所述写入命令延迟信号来产生时序信号；
延迟电路，其被配置为将所述芯片选择信号延迟并输出；以及
锁存器，其被配置为根据所述延迟电路的输出信号而激活所述第二时钟门控控制信号，以及根据所述时序信号而将所述第二时钟门控控制信号去激活。
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