CN111158761B - 一种通过FPGA快速加载PowerPC处理器上电配置信息的方法 - Google Patents

Abstract

本发明属于嵌入式计算机数据处理领域，具体涉及一种通过FPGA快速加载PowerPC处理器上电配置信息的方法，本方法适用于以FPGA为存储媒介加载PowerPC处理器上电配置信息(RCW)的硬件架构，解决了RCW结构复杂、生成工序繁琐，不易固化的问题。使用者通过本方法的RCW‑VHDL转化工具可快速地将处理器RCW信息转化为FPGA源码后，编译FPGA源码，生成目标文件，烧写目标文件以实现PowerPC配置信息在FPGA中的贮存。省去了处理器专门用于贮存RCW信息的硬件电路，减少了处理器的硬件成本，减少处理器开发过程中使用工具软件的数量。

Description

一种通过FPGA快速加载PowerPC处理器上电配置信息的方法

技术领域

本发明属于嵌入式计算机数据处理领域，具体涉及一种通过FPGA便捷加载PowerPC处理器上电配置信息的方法。

背景技术

PowerPC处理器已在服务器计算机和嵌入式计算机两大领域得到广泛应用，其具体应用领域涵盖控制控制、网络通信、医疗设备、车载电子设备、消费类电子设备以及军工领域。

QorIQ系列处理器作为PowerPC处理器最新一代产品，相较于以往产品具有性能高、功耗低的优势。除去QorIQ系列处理器的早期产品P1系列处理器、P2010/P2020处理器外，随着处理器内核结构的复杂化和对外接口的多样化，处理器上电配置信息量大幅度增加，使用配置管脚完成处理器上电基本配置的策略已无法满足处理器的使用要求。

因此，从P2040处理器开始，P系列和T系列PowerPC处理器采用启动复位配置字(Reset Configuration Word,RCW)的方式完成处理器的上电初始化配置。相比于采用配置管脚设置进行处理器上电配置的方式，RCW具有如下优势：1.配置信息量大，RCW共提供64字节(512数据位)的配置信息容量，而采用配置管脚方式的P2020处理器配置信息容量不超过100数据位；2.配置灵活性强，RCW通过专用生成工具可转化为二进制数据流文件，存储在非亦失性存储器中，而采用配置管脚的处理器则通过配置管脚的上下拉电阻设置配置信息，当需要修改处理器的配置时，必须重新焊接配置电阻，灵活性较差，同时对于可靠性要求较高的产品(如航空产品)，多次焊机电阻存在可靠性降低风险。

QorIQ系列处理器在上电初始化配置具有的灵活性在工程实际中得到深入地研究和广泛地应用。成都爱斯顿科技有限公司申请的专利“基于PowerPCT2080的COMe模块的高速串行口配置方法以及COMe模块”(申请号2018466137.4，公开号1086471159)中公开了一种通过RCW灵活配置T2080处理器高速串行接口的方法，该方法主要解决了COMe模块接口少并且接口固定所带来的模块灵活性差问题，通过改变RCW，达到扩展COMe模块接口、简化模块硬件设计，提高模块的使用灵活性和可靠性。RCW需要以特殊的数据码流式贮存在非易失性存储器中，该码流必须使用freescale公司专用具生成，同时将RCW数据码流固化至非易失性存储器中也是一个较为复杂的过程。因此，如何方便、快捷地实现RCW数据的修改和固化，是进一步提高QorIQ系列PowerPC处理器硬件配置灵活性所面临的问题。

发明内容

本发明的目的在于提出一种通过FPGA快速加载PowerPC处理器上电配置信息的方法，借助FPGA作为处理器RCW数据信息的存储媒介，并可以快速地将RCW数据转化为VHDL源码，通过升级FPGA目标文件的方式，实现对处理器上电初始化信息的灵活配置，解决QorIQ系列PowerPC处理器RCW编辑困难、编译困难和烧写困难的问题，提高PowerPC处理器硬件配置的灵活性。

本方法的技术方案如下：

一种通过FPGA快速加载PowerPC处理器上电配置信息的方法，包括以下步骤：

步骤一、生成所选处理器对应的RCW信息；

判断是否使用cfg文件导入配置信息，若是，向“RCW-VHDL转化工具”中导入cfg文件，获取所选处理器对应的RCW信息；否则，根据实际使用的处理器，在“RCW-VHDL转化工具”中选择对应的处理器型号，生成所选处理器的对应的RCW信息；

步骤二、编辑RCW信息，生成所选处理器对应的VHDL源码；

2.1、根据处理器的功能需求编辑RCW信息；

2.2、将编辑后的RCW信息导出为cfg文件；

2.3、将编辑后的RCW信息转化为所选处理器对应的VHDL源码；

2.3.1、利用CRC校验算法将512bits长度的编辑后的RCW信息转化为64bits长度的CRC校验码；64bits长度的CRC校验和与64bits长度的数据前导码共同组成待转换的数据段；

2.3.2、将待转换的数据段分配至以Word为单位的地址空间中，整个数据段占据80个地址空间，地址范围为：0x00～0x27；

2.3.3、FPGA以IFC的片选信号、flash_flag信号和处理器有效信号共同组合成的信号为数据使能信号，按照地址递增的顺序，逐一向处理器IFC总线输出数据；

2.3.4、依据步骤2.3.3的原则，将步骤2.3.2中完成地址分配的数据段转换为处理器IFC总线读取FPGA中RCW信息的VHDL源码，并生成对应的VHDL目标码；

步骤三、处理器加载FPGA中VHDL目标码对应的RCW信息；

3.1、处理器选择RCW信息数据源；

在FPGA内部reset_delay信号有效时间段内，处理器选择FPGA为RCW信息数据源；

3.2、处理器加载RCW信息；

在FPGA内部reset_delay无效后，处理器开始加载FPGA目标文件中相应的RCW信息。

进一步地，步骤三中，FPGA内部reset_delay信号通过下述方法判断：在处理器上电复位信号有效时，FPGA内部reset_delay信号有效；在处理器上电复位信号无效后设置时钟周期，FPGA内部reset_delay无效。

进一步地，上述设置时钟周期为6个时钟周期。

进一步地，步骤3.2包括：

步骤3.21、判断FPGA中flash_flag信号是否有效，若有效，进入步骤3.22，否则，进入步骤3.23；

步骤3.22、处理器完成前8Byte数据前导码和64Byte RCW信息的加载；

步骤3.23、处理器完成后8Byte CRC校验码加载。

进一步地，步骤3.21中：

当处理器硬复位信号CPU_HRST有效时，flash_flag信号有效；

当处理器硬复位信号CPU_HRST无效后的设定时钟周期；flash_flag信号由有效变无效。

进一步地，上述设定时钟周期为1000个时钟周期。

本发明的有益效果是：

1、本发明将RCW数据信息的存储介质由非易失性存储器升级为FPGA器件；省去了处理器专门用于贮存RCW信息的硬件电路，减少了处理器的硬件成本.

2、本发明将RCW数据信息由处理器PBL支持的二进制数据码流转变为以VHDL源码为基础的FPGA配置文件；消除了使用专用RCW信息转换工具的不便，减少处理器开发过程中使用工具软件的数量。

3、开发人员在修改RCW信息时，以cfg文件导入的方式取代传统的收到输入过程，大大提高RCW信息导入生成的效率。

4、本方法在RCW信息的导入生成，导入过程中以cfg文件或默认配置的方式生成RCW信息，避免人工输入RCW信息时产生的认为错误，在RCW信息生成VHDL目标文件时，通过多次使用数据校验算法的方式保证目标文件的正确性，最大限度的降低整个过程中错误发生的概率。

5、本发明还可以将编辑好的RCW信息导出为cfg文件，该文件存储了处理器信号信息、已编辑的RCW信息以及cfg文件校验信息，再次使用RCW-VHDL转化工具时，可以直接导入该cfg文件，RCW-VHDL转化工具对处理器型号及RCW信息的正确性进行检测，并将检测正确的信息导入RCW信息编辑栏，待使用者再次编辑。

6、本发明可快速地生成包含RCW数据的VHDL源码，处理器设计者只需将生成的VHDL源码***FPGA工程中，编译工程、生成目标文件、烧写目标文件，即实现处理器RCW数据信息在FPGA中的贮存。

附图说明

图1为本发明方法的流程图

图2为本发明方法的时序图。

具体实施方式

本发明通过FPGA快速加载PowerPC处理器上电配置信息的方法是对使用非易失性存储器贮存处理器RCW数据信息硬件架构的一种改进升级，其主要改进升级点主要体现在如下两个方面：1.RCW数据信息的存储介质由非易失性存储器升级为FPGA器件；2.RCW数据信息由处理器PBL支持的二进制数据码流转变为以VHDL源码为基础的FPGA配置文件。

QorIQ系列PowerPC处理器的上电启动过程可概述为：处理器模块上电，PowerPC处理器的上电复位信号POR有效(信号为“低”)，处理器开始初始化过程的；当处理器检测的POR信号有效后，开始驱动处理器硬件复位信号HRST为低；POR信号需要保持一定的有效时间，该时间约为1ms，当POR信号由低变高时，处理器采样cfg_rcw_src[0:n]信号，并确定载入RCW数据信息的数据源；在处理器确定RCW数据源后，开始加载RCW数据信息，并根据RCW信息完成处理器硬件配置；在上述过程结束后，处理器完成上电初始化工作，进入正常工作状态。

PowerPC处理器通过cfg_rcw_src[0:n]信号确定RCW的数据源，可以选择的数据源有：NOR Flash、NAND Flash、eSDHC、SPI和I²C设备等。PowerPC处理器内部的PBL(Pre-BootLoader)完成RCW数据载入。PBL载入的RCW数据，除64Byte的原始RCW数据外，还包括4Byte的前导码，4Byte RCW数据地址信息，4Byte RCW校验地址信息和4Byte CRC校验码总共80Byte的数据结构。

在实际工程应用中，最普遍使用8位宽或者16位宽NAND Flash作为RCW数据源存储数据。PBL通过处理器IFC(Integrated Flash Controller)接口从NANDFlash中导入数据。本发明使用FPGA替代NAND Flash，在FPGA中设计RCW数据加载功能模块，将上述80Byte的数据存储在FPGA的配置文件中，并通过IFC总线的控制信号:IFC接口0端口片选信号IFC_CS0、IFC地址/数据信号IFC_AD[0:15]、IFC地址信号IFC_A[16:31]，处理器上电复位信号CPU_POR，处理器硬件复位信号CPU_HRST实现RCW数据的顺序载入。

本发明的另一个创新点是可快速地生成包含RCW数据的VHDL源码，处理器设计者只需将生成的VHDL源码***FPGA工程中，编译工程、生成目标文件、烧写目标文件，即实现处理器RCW数据信息在FPGA中的贮存。通过本发明的RCW-VHDL转化工具可完成上述工作，RCW-VHDL转化工具支持根据QorIQ系列PowerPC具体型号生成默认的待编辑RCW信息，设计者依据处理器实际应用的硬件配置完成RCW信息的编辑工作，并把编辑好的RCW信息转化为VHDL文件；不仅如此，本发明还可以将编辑好的RCW信息导出为cfg文件，该文件存储了处理器信号信息、已编辑的RCW信息以及cfg文件校验信息，再次使用RCW-VHDL转化工具时，可以直接导入该cfg文件，RCW-VHDL转化工具对处理器型号及RCW信息的正确性进行检测，并将检测正确的信息导入RCW信息编辑栏，待使用者再次编辑。

本发明方法适用于以FPGA为PowerPC处理器上电配置信息RCW存储媒介的硬件架构，其中：使用者使用本方法的“RCW-VHDL转化工具”，快速编辑处理器RCW信息并生成对应的VHDL源码，再编译VHDL源码生成FPGA目标文件后，烧入FPGA中实现处理器RCW的存储。

使用者在初次编辑处理器RCW信息时，可以据实际使用的PowerPC处理器，在“RCW-VHDL转化工具”中选择对应的处理器型号，在工具RCW信息编辑栏生成所选处理器的默认RCW信息。使用者在工具RCW信息编辑栏完成信息编辑后，可将所编辑的信息导出为特定的cfg文件，该文件包含有处理器型号、RCW信息、文件校验信息的内容。当使用者需要再次编辑RCW信息时，可直接导入cfg文件，提高编辑效率。使用者在工具RCW信息编辑栏完成编辑后，可生成对应的VHDL源码，并将该生成的VHDL源码***处理器模块的控制逻辑FPGA工程中，对FPGA工程进行编译生成目标文件后，烧入FPGA中实现处理器在RCW中的贮存。

FPGA中定义了16位的RCW数据源信息，在处理器上电复位的后6个时钟周期，FPGA将该信息传输给处理器、控制处理器设置RCW数据源为FPGA。FPGA设计80Byte的RCW数据结构，通过FPGA内部reset_delay、CPU_HRST和flash_flag等信号控制该数据结构在处理器中的顺序加载。

FPGA内部reset_delay信号为处理器上电复位信号POR的延时信号，该信号与CPU_POR信号同时有效，在CPU_POR无效后6个时钟周期，reset_delay无效，在reset_delay有效这段时间内，处理器完成RCW数据源的选择，在reset_delay由无效后，处理器开始加载RCW数据；flash_flag信号为数据有效判别信号，由处理器硬复位信号CPU_HRST控制，CPU_HRST信号为低时，该信号为低，CPU_HRST信号无效后1000个时钟周期，flash_flag信号由低无效，当CPU_HRST信号为低时，处理器完成前72Byte前导码和RCW数据的加载，当CPU_HRST为高、flash_flag为低时，处理器完成后8Byte CRC校验码加载。

下面结合附图及具体实施例对本发明做进一步的描述。

在FPGA的设计中，如图2，本实施例选用66MHz时钟作为整个FPGA的***时钟，设计两个计数器por_count和hrst_count用以实现处理器上电复位信号CPU_POR的延时和RCW数据有效性判断。CPU_POR信号的延时信号为reset_delay，该信号与CPU_POR信号同时有效(信号“低”有效)，CPU_POR信号拉高后6个时钟周期，该信号为“高”。RCW数据有效性判断信号为flash_flag，CPU_HRST信号为“低”时该信号为“低”，CPU_HRST信号拉高后1000个时钟周期，该信号拉高。

处理器上电后，CPU_POR信号为“低”，处理器进入上电复位状态，此时处理器IFC所有信号线为高阻态，FPGA向IFC_AD[0:15]输出“0000000000010011”，配置IFC接口为处理器的RCW载入数据源，数据位宽16位，该组信号保持时间由reset_delay确定，当reset_delay为“高”后，FPGA释放该组信号。

处理器在reset_delay为“高”后，进入RCW数据加载状态，处理器PBL开始从IFC接口载入RCW数据，PBL默认使用IFC的Bank0空间，由Bank0片内0x0000地址开始载入数据。在FPGA中通过IFC_A[16:31]、IFC_CS0、reset_delay、flash_flag和CPU_HRST信号控制RCW数据的载入。RCW数据载入过程可以分为两部分：1.载入前导码和RCW数据，2.载入CRC校验和。当CPU_HRST和IFC_CS0信号为“低”，reset_delay信号为“高”时，FPGA根据IFC_A[16:31]表示的Bank0片内地址由低向高的顺序，向IFC_AD[0:15]输出4Byte的前导码、4Byte RCW数据地址信息和64Byte的原始RCW数据。当IFC_CS0和flash_flag信号为“低”，reset_delay信号为“高”时，FPGA依据上述顺序，分别向IFC_AD[0:15]输出4Byte RCW校验地址信息和4ByteCRC校验码，FPGA中RCW数据以大端存储方式组织。

参照附图1，对本发明实现的具体步骤做进一步的描述。

步骤1，使用“RCW-VHDL转化工具”，导入待编辑的RCW数据信息，判断是否使用cfg文件导入RCW数据：

步骤1-1，如果是第一次导入RCW数据，即没有可以使用的cfg文件，则在“RCW-VHDL转化工具”中选择所使用的PowerPC处理器型号，“RCW-VHDL转化工具”根据所选择的处理器型号，在“RCW信息编辑栏”生成该型处理器的默认RCW信息；

步骤1-2，如果已有cfg文件，则使用“RCW-VHDL转化工具”直接导入该文件，“RCW-VHDL转化工具”根据cfg文件中包含的RCW信息，在“RCW信息编辑栏”产生待编辑的RCW数据信息。

步骤2，使用者根据处理器模块的实际硬件配置，在“RCW信息编辑栏”对RCW数据信息进行编辑；编辑完成后，将所编辑的RCW数据信息导出为cfg文件，以便再次使用；与此同时，使用将RCW数据信息转化为VHDL源码形式。

步骤3，使用者将转化后的VHDL源码，加入处理器模块的FPGA工程，使用ISE等工具对该工程综合，布局/布线，最终产生用于固化FPGA的mcs文件，并将该文件烧写入FPGA中。

步骤4，处理器模块上电重启，PowerPC处理器通过IFC载入FPGA中的RCW数据信息，并依据该信息对处理器的工作时钟、内核工作模式和高速接口等进行配置。

Claims (6)

1.一种通过FPGA快速加载PowerPC处理器上电配置信息的方法，其特征在于，包括以下步骤：

步骤一、生成所选处理器对应的RCW信息；

判断是否使用cfg文件导入配置信息，若是，向“RCW-VHDL转化工具”中导入cfg文件，获取所选处理器对应的RCW信息；否则，根据实际使用的处理器，在“RCW-VHDL转化工具”中选择对应的处理器型号，生成所选处理器的对应的RCW信息；

步骤二、编辑RCW信息，生成所选处理器对应的VHDL源码；

2.1、根据处理器的功能需求编辑RCW信息；

2.2、将编辑后的RCW信息导出为cfg文件；

2.3、将编辑后的RCW信息转化为所选处理器对应的VHDL源码；

2.3.1、利用CRC校验算法将512bits长度的编辑后的RCW信息转化为64bits长度的CRC校验和；64bits长度的CRC校验和与64bits长度的数据前导码共同组成待转换的数据段；

2.3.2、将待转换的数据段分配至以Word为单位的地址空间中，整个数据段占据80个地址空间，地址范围为：0x00～0x27；

2.3.3、FPGA以IFC的片选信号、flash_flag信号和处理器有效信号共同组合成的信号为数据使能信号，按照地址递增的顺序，逐一向处理器IFC总线输出数据；

2.3.4、依据步骤2.3.3，将步骤2.3.2中完成地址分配的数据段转换为处理器IFC总线读取FPGA中RCW信息的VHDL源码，并生成对应的VHDL目标码；

步骤三、处理器加载FPGA中VHDL目标码对应的RCW信息；

3.1、处理器选择RCW信息数据源；

在FPGA内部reset_delay信号有效时间段内，处理器选择FPGA为RCW信息数据源；

3.2、处理器加载RCW信息；

在FPGA内部reset_delay无效后，处理器开始加载FPGA目标文件中相应的RCW信息。

2.根据权利要求1所述的通过FPGA快速加载PowerPC处理器上电配置信息的方法，其特征在于：

步骤三中，在处理器上电复位信号有效时，FPGA内部reset_delay信号有效；在处理器上电复位信号无效后设置时钟周期，FPGA内部reset_delay无效。

3.根据权利要求2所述的通过FPGA快速加载PowerPC处理器上电配置信息的方法，其特征在于：所述设置时钟周期为6个时钟周期。

4.根据权利要求2所述的通过FPGA快速加载PowerPC处理器上电配置信息的方法，其特征在于，步骤3.2包括：

步骤3.21、判断FPGA中flash_flag信号是否有效，若有效，进入步骤3.22，否则，进入步骤3.23；

步骤3.22、处理器完成前8Byte数据前导码和64Byte RCW信息的加载；

步骤3.23、处理器完成后8Byte CRC校验码加载。

5.根据权利要求4所述的通过FPGA快速加载PowerPC处理器上电配置信息的方法，其特征在于，步骤3.21中：

当处理器硬复位信号CPU_HRST有效时，flash_flag信号有效；

当处理器硬复位信号CPU_HRST无效后的设定时钟周期；flash_flag信号由有效变无效。

6.根据权利要求5所述的通过FPGA快速加载PowerPC处理器上电配置信息的方法，其特征在于：所述设定时钟周期为1000个时钟周期。

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