CN111106064B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底；图形化基底，形成衬底以及位于衬底上多个分立的鳍部，用于形成器件的鳍部为器件鳍部，剩余鳍部为伪鳍部；在鳍部露出的衬底上形成隔离膜，隔离膜露出鳍部顶部；形成隔离膜后，刻蚀伪鳍部，在隔离膜内形成第一开口；在第一开口内填充介电材料层，形成隔离鳍部；形成隔离鳍部后，对隔离膜进行刻蚀处理，刻蚀后的隔离膜作为隔离层；形成隔离层后，形成横跨器件鳍部的栅极结构以及位于栅极结构两侧器件鳍部内的源漏掺杂层。本发明实施例通过隔离鳍部，能够提高隔离层的厚度均一性、降低器件鳍部发生弯曲或倾斜的概率，隔离鳍部还有利于避免相邻器件的源漏掺杂层发生短接的问题。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
当摩尔定律继续向前延伸的脚步不可逆转的时候，自对准双重图形化技术(Self-Aligned Double Patterning，SADP)和自对准四重图形化技术(Self-Aligned QuadruplePatterning，SQDP)被运用于FinFET的形成工艺中，后鳍切方法(Fin cut last)也是FinFET形成工艺中不可或缺的工艺步骤。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升半导体器件的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底；图形化所述基底，形成衬底以及位于所述衬底上多个分立的鳍部，用于形成器件的鳍部为器件鳍部，剩余鳍部为伪鳍部；在所述鳍部露出的衬底上形成隔离膜，所述隔离膜露出所述鳍部的顶部；形成所述隔离膜后，刻蚀所述伪鳍部，在所述隔离膜内形成第一开口；在所述第一开口内填充介电材料层，形成隔离鳍部；形成所述隔离鳍部后，对所述隔离膜进行刻蚀处理，刻蚀后的隔离膜作为隔离层；形成所述隔离层后，形成横跨所述器件鳍部的栅极结构以及位于所述栅极结构两侧器件鳍部内的源漏掺杂层。
可选的，提供基底的步骤包括：提供第一Si层、位于第一Si层上的第一SiGe层以及位于所述第一SiGe层上的第二Si层，所述第二Si层提供的拉伸应力大于第一Si层提供的拉伸应力；图形化所述基底的步骤包括：依次刻蚀所述第二Si层以及第一SiGe层，形成衬底以及位于所述衬底上分立的鳍部。
可选的，所述基底包括：用于形成NMOS晶体管的第一区域以及用于形成PMOS晶体管的第二区域；形成所述隔离膜后，在所述隔离膜内形成第一开口之前，所述形成方法还包括：去除所述第二区域器件鳍部的第二Si层，在所述隔离膜内形成第二开口；在所述第二开口内填充第二SiGe层，所述第二SiGe层中Ge的摩尔体积百分比大于所述第一SiGe层中Ge的摩尔体积百分比。
可选的，所述伪鳍部位于所述第一区域和第二区域之间。
可选的，所述第一SiGe层中Ge的摩尔体积百分比为10％至30％，所述第二SiGe层中Ge的摩尔体积百分比为20％至100％。
可选的，采用外延生长工艺，在所述第二开口内填充第二SiGe层。
可选的，刻蚀所述伪鳍部的步骤中，去除所述伪鳍部中的第二Si层，形成所述第一开口。
可选的，所述介电材料层的材料为氮化硅、氮氧化硅或碳化硅。
可选的，采用干法刻蚀工艺和湿法刻蚀工艺中的一种或两种，刻蚀所述伪鳍部，在所述隔离膜内形成第一开口。
可选的，形成所述隔离鳍部的步骤中，所述隔离鳍部顶部与所述器件鳍部顶部齐平。
可选的，采用化学气相沉积工艺或原子层沉积工艺，在所述第一开口内填充介电材料层。
相应的，本发明实施例还提供一种半导体结构，包括：基底，包括衬底以及位于所述衬底上多个分立的鳍部，所述鳍部包括：用于形成器件的器件鳍部以及用于起到隔离作用的隔离鳍部；隔离层，位于所述鳍部露出的衬底上；横跨所述器件鳍部的栅极结构，所述栅极结构覆盖所述器件鳍部的部分顶部和部分侧壁；源漏掺杂层，位于所述栅极结构两侧的器件鳍部内。
可选的，所述衬底包括第一Si层，所述器件鳍部包括位于衬底上的第一SiGe层和位于第一SiGe层上的第二Si层，所述第二Si层提供的拉伸应力大于第一Si层提供的拉伸应力；所述隔离鳍部包括位于衬底上的第一SiGe层以及位于第一SiGe层上的介电材料层。
可选的，所述基底包括：用于形成NMOS晶体管的第一区域以及用于形成PMOS晶体管的第二区域；所述第二区域的器件鳍部包括位于衬底上的第一SiGe层以及位于第一SiGe层上的第二SiGe层，所述第二SiGe层中Ge的摩尔体积百分比大于第一SiGe层中Ge的摩尔体积百分比。
可选的，所述隔离鳍部位于所述第一区域和第二区域之间。
可选的，所述第一SiGe层中Ge的摩尔体积百分比为10％至30％，所述第二SiGe层中Ge的摩尔体积百分比为20％至100％。
可选的，所述介电材料层的材料为氮化硅、氮氧化硅或碳化硅。
可选的，所述隔离鳍部顶部与所述器件鳍部顶部齐平。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在形成所述隔离膜后，刻蚀所述伪鳍部，在所述隔离膜内形成第一开口；在所述第一开口内填充介电材料层，形成隔离鳍部；形成所述隔离鳍部后，对所述隔离膜进行刻蚀处理，刻蚀后的隔离膜作为隔离层，所述隔离鳍部的形成，提高了所述鳍部的图形密度、以及相邻所述鳍部之间的距离均一性，因此在对所述隔离膜进行刻蚀处理的过程中，相邻所述鳍部之间隔离膜的刻蚀均匀性较好，从而有利于提高所述隔离层的厚度均一性，还有利于降低形成所述隔离层的步骤中所述器件鳍部发生弯曲或倾斜的概率，进而降低半导体结构的电学性能发生差异(variation)问题的概率；而且，通过在所述第一开口内填充介电材料层，形成隔离鳍部，与未在所述第一开口内填充介电材料层的方案相比，后续形成横跨所述器件鳍部的栅极结构以及位于所述栅极结构两侧器件鳍部内的源漏掺杂层后，所述隔离鳍部能够对相邻器件的源漏掺杂层起到隔离作用，从而有利于避免相邻器件的源漏掺杂层发生短接(bridge)的问题，提升了半导体结构的电学性能。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，通过自对准双重图形化技术或自对准四重图形化技术，形成衬底500以及位于所述衬底500上多个分立的鳍部，用于形成器件的鳍部为器件鳍部510，剩余鳍部为伪鳍部520。
参考图2，刻蚀所述伪鳍部520。
参考图3，在所述鳍部露出的衬底500上形成隔离层511，形成隔离层511的步骤包括：在所述鳍部露出的衬底500上形成隔离膜(图未示)，所述隔离膜露出所述鳍部的顶部；对所述隔离膜进行刻蚀处理，刻蚀后的隔离膜作为隔离层511。
刻蚀所述伪鳍部520后，相邻所述器件鳍部510之间的距离均一性较差，具体地说，有的器件鳍部510之间的距离较大，有的器件鳍部510之间的距离较小，这样在形成所述隔离层511时，位于距离较小的相邻器件鳍部510之间的隔离膜去除难度较大，去除速率较小，因而最终在距离较小的相邻器件鳍部510之间形成的隔离层511厚度较大。相应地，位于距离较大的相邻器件鳍部510之间的隔离膜去除难度较小，去除速率较大，因而最终在距离较大的相邻器件鳍部510之间形成的隔离层511厚度较小。因此，所述隔离层511厚度均一性较差，从而导致所述器件鳍部510受到的应力也不同，所述器件鳍部510出现弯曲或倾斜的概率较高，导致形成的半导体结构的电学性能不佳。
而且，随着器件尺寸的不断缩小，相邻器件鳍部510之间的距离也不断缩小，后续形成横跨所述器件鳍部510的栅极结构以及位于所述栅极结构两侧的器件鳍部510内的源漏掺杂层后，位于相邻器件鳍部510上的源漏掺杂层之间的距离也相应较近，从而容易导致相邻器件鳍部510上的源漏掺杂层发生短接问题的概率较大，进一步降低了半导体结构的电学性能。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底；图形化所述基底，形成衬底以及位于所述衬底上多个分立的鳍部，用于形成器件的鳍部为器件鳍部，剩余鳍部为伪鳍部；在所述鳍部露出的衬底上形成隔离膜，所述隔离膜露出所述鳍部的顶部；形成所述隔离膜后，刻蚀所述伪鳍部，在所述隔离膜内形成第一开口；在所述第一开口内填充介电材料层，形成隔离鳍部；形成所述隔离鳍部后，对所述隔离膜进行刻蚀处理，刻蚀后的隔离膜作为隔离层；形成所述隔离层后，形成横跨所述器件鳍部的栅极结构以及位于所述栅极结构两侧器件鳍部内的源漏掺杂层。
本发明实施例在形成所述隔离膜后，刻蚀所述伪鳍部，在所述隔离膜内形成第一开口；在所述第一开口内填充介电材料层，形成隔离鳍部；形成所述隔离鳍部后，对所述隔离膜进行刻蚀处理，刻蚀后的隔离膜作为隔离层，所述隔离鳍部的形成，提高了所述鳍部的图形密度、以及相邻所述鳍部之间的距离均一性，因此在对所述隔离膜进行刻蚀处理的过程中，相邻所述鳍部之间隔离膜的刻蚀均匀性较好，从而有利于提高所述隔离层的厚度均一性，还有利于降低形成所述隔离层的步骤中所述器件鳍部发生弯曲或倾斜的概率，进而降低半导体结构的电学性能发生差异问题的概率；而且，通过在所述第一开口内填充介电材料层，形成隔离鳍部，与未在所述第一开口内填充介电材料层的方案相比，后续形成横跨所述器件鳍部的栅极结构以及位于所述栅极结构两侧器件鳍部内的源漏掺杂层后，所述隔离鳍部能够对相邻器件的源漏掺杂层起到隔离作用，从而有利于避免相邻器件的源漏掺杂层发生短接的问题，提升了半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4，提供基底。
所述基底为后续形成衬底以及凸出于所述衬底的鳍部提供工艺基础。本实施例中，所述基底包括：用于形成NMOS晶体管的第一区域I以及用于形成PMOS晶体管的第二区域II。
在其他实施例中，根据实际工艺需求，所述基底还可以仅包括用于形成NMOS晶体管的区域或用于形成PMOS晶体管的区域。
本实施例中，提供基底的步骤包括：提供第一Si层100、位于第一Si层100上的第一SiGe层101以及位于所述第一SiGe层101上的第二Si层102，所述第二Si层102提供的拉伸应力大于第一Si层101提供的拉伸应力。
所述第一Si层100用于为形成所述衬底提供工艺基础。
本实施例中，由于所述第一SiGe层101位于具有应变的第二Si层102和用于形成所述衬底105的第一Si层100之间，并且所述第一SiGe层101能够帮助所述在第二Si层102中产生应变以及保持应变，因此所述第一SiGe层101为应变松弛缓冲层(Strain RelaxedBuffer，SRB)，而且通过采用应变松弛缓冲层，还有利于降低后续由高应力引起的鳍部缺陷。
本实施例中，所述第一SiGe层101中Ge的摩尔体积百分比不宜过小，也不宜过大。如果所述第一SiGe层101中Ge的摩尔体积百分比过小，则在所述第二Si层中102产生的拉伸应力相应较小，从而容易降低所述第二Si层102用于增大NMOS晶体管沟道区的载流子迁移率的效果；后续制程还包括：形成成衬底以及位于所述衬底上多个分立的鳍部，用于形成器件的鳍部为器件鳍部，在所述鳍部露出的衬底上形成隔离膜，去除所述第二区域II器件鳍部的第二Si层102，在所述隔离膜内形成第二开口，在所述第二开口内填充第二SiGe层，如果所述第一SiGe层101中Ge的摩尔体积百分比过大，则容易降低在所述第二SiGe层中产生的压缩应力，从而容易降低所述第二SiGe层中用于提高所述PMOS晶体管沟道区载流子迁移率的效果。为此，本实施例中，所述第一SiGe层101中Ge的摩尔体积百分比为10％至30％。
本实施例中，所述第二Si层102用于为形成NMOS晶体管的沟道区提供工艺基础，通过使第二Si层102提供的拉伸应力大于第一Si层100提供的拉伸应力，当所述基底上形成有NMOS晶体管时，所述第二Si层102能够为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，进而提升半导体结构的电学性能。
需要说明的是，Si的晶格常数小于Ge的晶格常数，因此，SiGe的晶格常数大于Si的晶格常数，从而在所述第一SiGe层101上形成第二Si层102时，能够在所述第二Si层102中产生拉伸应变，因而能够使所述第二Si层102提供的拉伸应力大于第一Si层100提供的拉伸应力。
需要说明的是，本实施例中，所述基底还包括位于所述第二Si层102上的缓冲层103以及位于所述缓冲层103上的鳍部掩膜层104。
所述鳍部掩膜层104用于作为后续图形化所述基底形成鳍部的刻蚀掩膜，所述鳍部掩膜层104还能够在后续工艺制程中保护所述鳍部顶部。本实施例中，所述鳍部掩膜层104的材料为氮化硅。
氮化硅材料在受热时应力较大，因此通过在所述鳍部掩膜层104和所述第二Si层102之间形成所述缓冲层103的方式，使所述缓冲层103起到应力缓冲的作用，从而提高所述鳍部掩膜层104和所述第二Si层102的粘附性。本实施例中，所述缓冲层103的材料为氧化硅。
参考图5，图形化所述基底，形成衬底105以及位于所述衬底105上多个分立的鳍部，用于形成器件的鳍部为器件鳍部111，剩余鳍部为伪鳍部112。
所述伪鳍部112用于为后续形成隔离鳍部提供工艺基础。
具体地，本实施例图形化所述基底的步骤包括：依次刻蚀所述第二Si层102以及第一SiGe层101，形成衬底105以及位于所述衬底105上分立的鳍部。
所述衬底105为形成半导体结构提供工艺平台。
本实施例中，所述衬底105包括第一Si层100。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，所述鳍部为叠层结构，包括位于所述衬底105上的第一SiGe层101以及位于所述第一SiGe层101上的第二Si层102。在其他实施例中，所述鳍部还可以为单层结构。所述鳍部的材料还可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所述基底包括用于形成NMOS晶体管的第一区域I以及用于形成PMOS晶体管的第二区域II，所述器件鳍部111相应包括第一区域I上的第一器件鳍部111a和第二区域II上的第二器件鳍部111b。在其他实施例中，当所述基底仅包括用于形成NMOS晶体管的区域或者用于形成PMOS晶体管的区域时，所述器件鳍部相应也可以仅包括用于形成NMOS晶体管的器件鳍部或者用于形成PMOS晶体管的器件鳍部
所述第一器件鳍部111a用于作为NMOS晶体管的鳍部，因此所述第一器件鳍部111a中的第二Si层102用于为形成NMOS晶体管的沟道区提供工艺基础，通过使所述第二Si层102提供的拉伸应力大于所述第一Si层100提供的拉伸应力，所述第一器件鳍部111a中的第二Si层102能够为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率。
为提高PMOS晶体管沟道区的载流子迁移率，后续制程还包括：在所述第二器件鳍部111b的第二Si层102位置处形成第二SiGe层。因此，本实施例中，所述第二器件鳍部111b用于为后续形成PMOS晶体管的鳍部提供工艺基础。
本实施例中，所述伪鳍部112位于所述第一区域I和第二区域II之间。通过使所述伪鳍部112位于所述第一区域I和第二区域II之间，后续在所述伪鳍部112位置处形成隔离鳍部后，所述隔离鳍部相应也位于所述第一区域I和第二区域II之间，后续形成横跨所述器件鳍部111的栅极结构以及位于所述栅极结构两侧器件鳍部111内的源漏掺杂层后，所述隔离鳍部能够对第一区域I和第二区域II的相邻源漏掺杂层起到隔离作用，从而有利于避免第一区域I和第二区域II的相邻源漏掺杂层发生短接的问题。
在其他实施例中，根据实际工艺需求，所述伪鳍部还可以位于所述第一区域的相邻器件鳍部之间或所述第二区域的相邻器件鳍部之间。
本实施例中，所述第二Si层102上形成有缓冲层103和鳍部掩膜层104，因此，以所述鳍部掩膜层104为掩膜，通过自对准双重图形化技术(Self-Aligned DoublePatterning，SADP)或自对准四重图形化技术(Self-Aligned Quadruple Patterning，SQDP)，形成衬底105以及位于所述衬底105上分立的鳍部。自对准双重图形化技术或自对准四重图形化技术有利于提高所述鳍部的图形密度和精度，实现更小周期图形成像。
参考图6，在所述鳍部露出的衬底105上形成隔离膜106，所述隔离膜106露出所述鳍部的顶部。
所述隔离膜106用于为后续形成隔离层提供工艺基础，进而实现鳍部之间的电性绝缘。
本实施例中，所述隔离膜106的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述隔离膜106的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续隔离层用于隔离相邻器件的作用。在其他实施例中，所述隔离膜的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
具体的，形成所述隔离膜106的步骤包括：在所述鳍部露出的衬底105上形成初始隔离膜(图未示)，所述初始隔离膜覆盖所述鳍部顶部；对所述初始隔离膜顶部进行平坦化处理，形成所述隔离膜106，使所述隔离膜106露出所述鳍部的顶部。
本实施例中，采用流动性化学气相沉积(Flowable Chemical Vapor Deposition,FCVD)工艺形成所述初始隔离膜。流动性化学气相沉积工艺具有良好的填充能力，适用于填充高深宽比的开口，有利于降低所述初始隔离膜内形成空洞等缺陷的概率，相应有利于提高所述隔离膜106的成膜质量。
本实施例中，采用化学机械研磨(Chemical-Mechanical Polishing，CMP)工艺对所述初始隔离膜进行平坦化处理，有利于提高所述隔离膜106顶部表面的平坦度，而且，由于所述伪鳍部112的形成提高了所述鳍部的图形密度以及相邻所述鳍部之间的距离均一性，因此在对所述初始隔离膜进行平坦化处理的过程中，相邻所述鳍部之间的初始隔离膜的平坦化的均一性较好，从而所述隔离膜106顶部表面的平坦度和厚度一致性较好，相应有利于提高后续隔离层的薄膜质量。
本实施例中，为了降低形成所述隔离膜106的工艺难度，所述隔离膜106顶部与所述鳍部顶部齐平。在其他实施例中，所述隔离膜顶部还可以低于所述鳍部顶部。
需要说明的是，本实施例中，在形成所述隔离膜106的步骤中，还去除了位于所述鳍部顶部的鳍部掩膜层104和缓冲层103。具体地，在对所述初始隔离膜进行平坦化处理的步骤中，去除了所述鳍部掩膜层104和缓冲层103。
参考图7至图9，形成所述隔离膜106后，刻蚀所述伪鳍部112，在所述隔离膜106内形成第一开口300(如图9所示)。
所述第一开口300为后续形成隔离鳍部提供空间位置。
具体地，刻蚀所述伪鳍部112的步骤中，去除所述伪鳍部112中的第二Si层102，形成第一开口300(如图9所示)。
本实施例中，所述第二Si层102形成于所述第一SiGe层101上，由于Si材料和SiGe材料的刻蚀选择比较大，通过仅去除所述伪鳍部112中的第二Si层102，保留第二Si层102底部的第一SiGe层101，形成所述第一开口300，有利于降低形成所述第一开口300的工艺难度，提高工艺制造效率。
本实施例中，采用干法刻蚀工艺和湿法刻蚀工艺中的一种或两种，刻蚀所述伪鳍部112，在所述隔离膜106内形成第一开口300。
结合参考图7至图8，需要说明的是，本实施例中，形成所述隔离膜106后，在所述隔离膜106内形成第一口300之前，所述形成方法还包括：去除所述第二区域II器件鳍部111的第二Si层102，在所述隔离膜106内形成第二开口200(如图7所示)；在所述第二开口200内填充第二SiGe层107(如图8所示)，所述第二SiGe层107中Ge的摩尔体积百分比大于所述第一SiGe层101中Ge的摩尔体积百分比。
在所述第二开口200内填充第二SiGe层107后，所述第二区域II的第一SiGe层101和第二SiGe层107构成第三器件鳍部111c。形成所述第三器件鳍部111c后，所述器件鳍部111包括第一区域I上的第一器件鳍部111a和第二区域II上的第三器件鳍部111c。
所述第三器件鳍部111c用于作为PMOS晶体管的鳍部，因此所述第二SiGe层107用于为形成PMOS晶体管的沟道区提供工艺基础，通过使所述第二SiGe层107中Ge的摩尔体积百分比大于所述第一SiGe层101中Ge的摩尔体积百分比，使所述第二SiGe层107的晶格常数大于所述第一SiGe层101的晶格常数，从而在所述第一SiGe层101上形成第二SiGe层107时，能够在所述第二SiGe层107中产生压缩应力，进而有利于提升PMOS晶体管沟道区的载流子迁移率。
因此，所述第二SiGe层107中Ge的摩尔体积百分比不宜过小。如果所述第二SiGe层107中Ge的摩尔体积百分比过小，则在所述第二SiGe层107中产生的压缩应力相应较小，从而容易降低所述第二SiGe层107用于增大PMOS晶体管沟道区载流子迁移率的效果。为此，本实施例中，所述第二SiGe层107中Ge的摩尔体积百分比为20％至100％。
本实施例中，通过合理设定所述第一SiGe层101和第二SiGe层107中Ge的摩尔体积百分比，从而在所述第一器件鳍部111a的第二Si层102中产生拉伸应力以提高NMOS晶体管沟道区的载流子迁移率的同时，也能够在所述第三器件鳍部111c的第二SiGe层107中产生压缩应力以提高PMOS晶体管的载流子迁移率。
本实施例中，采用外延生长工艺，在所述第二开口200内填充第二SiGe层107。通过外延生长工艺得到的薄膜纯度高、缺陷少，而且有利于得到单晶SiGe，有利于提高所述第二SiGe层107的形成质量，从而有利于优化半导体结构的电学性能。
参考图10，在所述第一开口300内(参考图9)填充介电材料层108，形成隔离鳍部113。
通过在刻蚀所述隔离膜106形成隔离层之前形成所述隔离鳍部113，提高了所述鳍部的图形密度、以及相邻所述鳍部之间的距离均一性，因此后续在对所述隔离膜106进行刻蚀处理形成隔离层的过程中，相邻所述鳍部之间隔离膜106的刻蚀均匀性较好，有利于提高隔离层的厚度均一性，而且还有利于降低形成隔离层的步骤中所述器件鳍部111发生弯曲或倾斜的概率，进而降低半导体结构的电学性能发生差异(variation)问题的概率；而且，通过在所述第一开口300内填充介电材料层108，形成隔离鳍部113，与未在所述第一开口内填充介电材料层的方案相比，后续形成横跨所述器件鳍部111的栅极结构以及位于所述栅极结构两侧器件鳍部111内的源漏掺杂层后，所述隔离鳍部113能够对所述第一区域I和第二区域II的相邻源漏掺杂层起到隔离作用，从而有利于避免第一区域I和第二区域II的相邻源漏掺杂层发生短接的问题，提升了半导体结构的电学性能。
为使所述隔离鳍部113能够起到隔离作用，所述介电材料层108的材料为介电材料。本实施例中，所述介电材料层108的材料为氮化硅，氮化硅的致密度较高，因此具有较好的隔离效果，有利于使所述隔离鳍部113用于隔离相邻器件的源漏掺杂层的作用更为显著。在其他实施例中，所述介电材料层的材料还可以为氮氧化硅或碳化硅。
本实施例中，所述隔离鳍部113顶部与所述器件鳍部111顶部齐平，因此在提高所述鳍部图形密度、以及相邻所述鳍部之间的距离均一性的同时，还能够提高所述鳍部的高度一致性，后续刻蚀所述隔离膜106形成隔离层的步骤中，所述隔离层的厚度一致性也较好。在其他实施例中，根据实际工艺需求，所述隔离鳍部顶部还可以低于所述器件鳍部顶部。
本实施例中，采用化学气相沉积工艺(Chemical Vapor Deposition,CVD)或原子层沉积工艺(Atomic Layer Deposition，ALD)，在所述第一开口300内填充介电材料层108。
参考图11，形成所述隔离鳍部113后，对所述隔离膜106进行刻蚀处理，刻蚀后的隔离膜106作为隔离层115。
由前述可知，所述隔离鳍部113的形成，提高了所述鳍部的图形密度、以及相邻所述鳍部之间的距离均一性，因此，刻蚀所述隔离膜106的步骤中，相邻所述鳍部之间的隔离膜106的刻蚀均匀性较好，从而使所述隔离层115的厚度均一性较好，而且还有利于降低形成所述隔离层115的步骤中所述器件鳍部111发生弯曲或倾斜的概率，进而降低半导体结构的电学性能发生差异问题的概率。
本实施例中，所述隔离层115用于对相邻器件之间起到隔离作用。本实施例中，所述隔离膜106的材料为氧化硅，相应地，所述隔离层115的材料也为氧化硅。在其他实施例中，所述隔离层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
本实施例中，所述隔离层115覆盖所述第一SiGe层101的侧壁，从而使所述第一区域I的第二Si层102用于为形成所述NMOS晶体管的沟道区提供工艺基础以提高NMOS晶体管沟道区的载流子迁移率，使所述第二区域II的第二SiGe层107用于为形成所述PMOS晶体管的沟道区提供工艺基础以提高PMOS晶体管沟道区的载流子迁移率；而且，通过使所述隔离层115覆盖所述第一SiGe层101的侧壁，仅露出所述隔离鳍部113中的介电材料层108，有利于降低后续所述隔离鳍部113中的第一SiGe层101产生漏电流问题的概率，降低对半导体结构电学性能的影响。
本实施例中，所述隔离层115顶部与所述第一SiGe层101顶部齐平，有利于降低形成所述隔离层115的工艺难度，提高工艺兼容性。
参考图12，形成所述隔离层115后，形成横跨所述器件鳍部111(如图11所示)的栅极结构(图未示)以及位于所述栅极结构两侧器件鳍部111内的源漏掺杂层120。
由前述可知，所述第一区域I和第二区域II之间形成有隔离鳍部113，与未形成隔离鳍部的方案相比，所述隔离鳍部113能够对第一区域I和第二区域II的源漏掺杂层120起到隔离作用，从而有利于避免第一区域I和第二区域II的相邻源漏掺杂层120发生短接的问题，提升了半导体结构的电学性能。
本实施例中，所述栅极结构为金属栅结构，所述栅极结构包括栅介质层(图未示)以及位于所述栅介质层上的栅电极层(图未示)。
本实施例中，所述栅介质层的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述栅介质层的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
所述栅电极层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述栅电极层的材料为W。
在其他实施例中，所述栅极结构还可以多晶硅栅极结构。相应地，所述栅极结构包括栅氧化层以及位于所述栅氧化层上的栅极层。
本实施例中，通过外延工艺形成所述源漏掺杂层120。
本实施例中，所述第一区域I用于形成NMOS晶体管，所述第一区域I的源漏掺杂层120a的材料包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；所述第二区域II用于形成PMOS晶体管，所述第二区域II的源漏掺杂层120b的材料包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
相应的，本发明还提供一种半导体结构。参考图11至图12，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底，包括衬底105以及位于所述衬底105上多个分立的鳍部，所述鳍部包括：用于形成器件的器件鳍部111(如图11所示)以及用于起到隔离作用的隔离鳍部113；隔离层115，位于所述鳍部露出的衬底105上；横跨所述器件鳍部111的栅极结构(图未示)，所述栅极结构覆盖所述器件鳍部111的部分顶部和部分侧壁；源漏掺杂层120，位于所述栅极结构两侧的器件鳍部111内。
本发明实施例通过所述隔离鳍部113，提高了所述鳍部的图形密度、以及相邻所述鳍部之间的距离均一性，而且所述隔离层115通过在形成所述隔离鳍部113之后刻蚀相邻所述鳍部之间的隔离膜所形成，因此相邻所述鳍部之间的隔离膜的刻蚀均匀性较好，有利于提高所述隔离层115的厚度均一性，还有利于降低形成所述隔离层115的步骤中所述器件鳍部111发生弯曲或倾斜的概率，进而降低半导体结构的电学性能发生差异(variation)问题的概率；而且，与未形成所述隔离鳍部的方案相比，所述隔离鳍部113能够对相邻器件的源漏掺杂层120起到隔离作用，从而有利于避免相邻器件的源漏掺杂层120发生短接的问题，提升了半导体结构的电学性能。
本实施例中，所述基底包括用于形成NMOS晶体管的第一区域I以及用于形成PMOS晶体管的第二区域II。
在其他实施例中，根据实际工艺需求，所述基底还可以仅包括用于形成NMOS晶体管的区域或用于形成PMOS晶体管的区域。
所述衬底105为半导体结构的形成提供工艺平台。
本实施例中，所述衬底105包括第一Si层100。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，所述基底包括用于形成NMOS晶体管的第一区域I以及用于形成PMOS晶体管的第二区域II，所述器件鳍部111相应也包括第一区域I的器件鳍部111a和第二区域II的器件鳍部111c。在其他实施例中，当所述基底仅包括用于形成NMOS晶体管的区域或者用于形成PMOS晶体管的区域时，所述器件鳍部相应也可以仅包括NMOS晶体管的鳍部或者PMOS晶体管的鳍部。
所述第一区域I的器件鳍部111a用于作为NMOS晶体管的鳍部。
本实施例中，所述第一区域I的器件鳍部111a包括位于所述衬底105上的第一SiGe层101和位于所述第一SiGe层101上的第二Si层102，所述第二Si层102提供的拉伸应力大于第一Si层100提供的拉伸应力。
本实施例中，由于所述第一SiGe层101位于具有应变的第二Si层102和用于形成所述衬底105的第一Si层之间，并且所述第一SiGe层101能够帮助在所述第二Si层102产生应变以及保持应变，因此所述第一SiGe层101为应变松弛缓冲层，而且通过采用应变松弛缓冲层，还有利于降低由高应力引起的鳍部缺陷。
本实施例中，所述第二Si层102用于为形成NMOS晶体管的沟道区提供工艺基础，通过使第二Si层102提供的拉伸应力大于第一Si层100提供的拉伸应力，所述第二Si层102能够为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，进而提升半导体结构的电学性能。
需要说明的是，Si的晶格常数小于Ge的晶格常数，因此，SiGe的晶格常数大于Si的晶格常数，从而在所述第一SiGe层101上形成第二Si层102时，能够在所述第二Si层102中产生拉伸应变，因而能够使所述第二Si层102提供的拉伸应力大于第一Si层100提供的拉伸应力，从而有利于提高NMOS晶体管的载流子迁移率。
所述第二区域II的器件鳍部111c用于作为PMOS晶体管的鳍部。
本实施例中，所述第二区域II的器件鳍部111c包括位于衬底105上的第一SiGe层101以及位于第一SiGe层101上的第二SiGe层107，所述第二SiGe层107中Ge的摩尔体积百分比大于第一SiGe层101中Ge的摩尔体积百分比。
本实施例中，所述第二SiGe层102用于为形成PMOS晶体管的沟道区提供工艺基础，通过使所述第二SiGe层107中Ge的摩尔体积百分比大于所述第一SiGe层101中Ge的摩尔体积百分比，使所述第二SiGe层107的晶格常数大于所述第一SiGe层101的晶格常数，从而在所述第一SiGe层101上形成第二SiGe层107时，能够在所述第二SiGe层107中产生压缩应力，进而有利于提升PMOS晶体管沟道区的载流子迁移率。
需要说明的是，所述第一SiGe层101中Ge的摩尔体积百分比不宜过小，也不宜过大。如果所述第一SiGe层101中Ge的摩尔体积百分比过小，则在所述第二Si层中102产生的拉伸应力相应较小，从而容易降低所述第二Si层102用于增大NMOS晶体管沟道区的载流子迁移率的效果；如果所述第一SiGe层101中Ge的摩尔体积百分比过大，则容易降低在所述第二SiGe层107中产生的压缩应力，从而容易降低所述第二SiGe层107中用于提高PMOS器件沟道区载流子迁移率的效果。为此，本实施例中，所述第一SiGe层101中Ge的摩尔体积百分比为10％至30％。
所述第二SiGe层107中Ge的摩尔体积百分比也不宜过小。如果所述第二SiGe层107中Ge的摩尔体积百分比过小，则在所述第二SiGe层107中产生的压缩应力相应较小，从而容易降低所述第二SiGe层107用于增大PMOS晶体管沟道区载流子迁移率的效果。为此，本实施例中，所述第二SiGe层107中Ge的摩尔体积百分比为20％至100％。
本实施例中，通过合理设定所述第一SiGe层101和第二SiGe层107中Ge的摩尔体积百分比，从而能够在所述第二Si层102中产生拉伸应力以提高NMOS晶体管沟道区的载流子迁移率的同时，也能够在所述第二SiGe层107中产生压缩应力以提高PMOS晶体管的载流子迁移率。
本实施例中，所述器件鳍部111为叠层结构。在其他实施例中，所述器件鳍部还可以为单层结构，所述鳍部的材料还可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述隔离鳍部113包括位于衬底105上的第一SiGe层101以及位于第一SiGe层101上的介电材料层108。
本实施例中，所述隔离鳍部113位于所述第一区域I和第二区域II之间，从而使所述隔离鳍部113位于所述第一区域I和第二区域II的源漏掺杂层120之间，所述隔离鳍部113能够对第一区域I和第二区域II的相邻源漏掺杂层120起到隔离作用，从而有利于避免第一区域I和第二区域II的相邻源漏掺杂层120发生短接的问题。
在其他实施例中，根据实际工艺需求，所述隔离鳍部还可以位于所述第一区域的相邻器件鳍部之间或所述第二区域的相邻器件鳍部之间。
为使所述隔离鳍部113能够起到隔离作用，所述介电材料层108的材料为介电材料。本实施例中，所述介电材料层108的材料为氮化硅，氮化硅的致密度较高，因此具有较好的隔离效果，有利于使所述隔离鳍部113用于隔离第一区域I和第二区域II的相邻源漏掺杂层120的作用更为显著。在其他实施例中，所述介电材料层的材料还可以为氮氧化硅或碳化硅。
本实施例中，所述隔离鳍部113顶部与所述器件鳍部111顶部齐平，在提高所述鳍部图形密度、以及相邻所述鳍部之间的距离均一性的同时，还能够提高所述鳍部的高度一致性，而且在形成所述隔离层115的步骤中，所述隔离层115的厚度一致性也较好。在其他实施例中，根据实际工艺需求，所述隔离鳍部顶部还可以低于所述器件鳍部顶部。
本实施例中，所述隔离层115用于对相邻器件之间起到隔离作用。本实施例中，所述隔离层115的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述隔离层115的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高所述隔离层115用于隔离相邻器件的作用。在其他实施例中，所述隔离层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
本实施例中，所述隔离层115覆盖所述第一SiGe层101的侧壁，从而使所述第二Si层102用于为形成所述NMOS晶体管的沟道区提供工艺基础以提高NMOS晶体管沟道区的载流子迁移率，使所述第二SiGe层107用于为形成所述PMOS晶体管的沟道区提供工艺基础以提高PMOS晶体管沟道区的载流子迁移率；而且，通过使所述隔离层115覆盖所述第一SiGe层101的侧壁，仅露出所述隔离鳍部113中的介电材料层108，有利于降低所述隔离鳍部113中的第一SiGe层101产生漏电流问题的概率，降低对半导体结构电学性能的影响。
本实施例中，所述隔离层115顶部与所述第一SiGe层101顶部齐平，有利于降低形成所述隔离层115的工艺难度，提高工艺兼容性。
本实施例中，所述栅极结构为金属栅结构，所述栅极结构包括栅介质层(图未示)以及位于所述栅介质层上的栅电极层(图未示)。
本实施例中，所述栅介质层的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述栅介质层的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
所述栅电极层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述栅电极层的材料为W。
在其他实施例中，所述栅极结构还可以多晶硅栅极结构。相应地，所述栅极结构包括栅氧化层以及位于所述栅氧化层上的栅极层。
本实施例中，所述第一区域I用于形成NMOS晶体管，所述第一区域I的源漏掺杂层120a的材料包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；所述第二区域II用于形成PMOS晶体管，所述第二区域II的源漏掺杂层120b的材料包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
图形化所述基底，形成衬底以及位于所述衬底上多个分立的鳍部，用于形成器件的鳍部为器件鳍部，剩余鳍部为伪鳍部；
在所述鳍部露出的衬底上形成隔离膜，所述隔离膜露出所述鳍部的顶部；
形成所述隔离膜后，刻蚀所述伪鳍部，在所述隔离膜内形成第一开口；
在所述第一开口内填充介电材料层，形成隔离鳍部；
形成所述隔离鳍部后，对所述隔离膜进行刻蚀处理，刻蚀后的隔离膜作为隔离层；
形成所述隔离层后，形成横跨所述器件鳍部的栅极结构以及位于所述栅极结构两侧器件鳍部内的源漏掺杂层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤包括：提供第一Si层、位于第一Si层上的第一SiGe层以及位于所述第一SiGe层上的第二Si层，所述第二Si层提供的拉伸应力大于第一Si层提供的拉伸应力；
图形化所述基底的步骤包括：依次刻蚀所述第二Si层以及第一SiGe层，形成衬底以及位于所述衬底上分立的鳍部。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述基底包括：用于形成NMOS晶体管的第一区域以及用于形成PMOS晶体管的第二区域；
形成所述隔离膜后，在所述隔离膜内形成第一开口之前，所述形成方法还包括：去除所述第二区域器件鳍部的第二Si层，在所述隔离膜内形成第二开口；
在所述第二开口内填充第二SiGe层，所述第二SiGe层中Ge的摩尔体积百分比大于所述第一SiGe层中Ge的摩尔体积百分比。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述伪鳍部位于所述第一区域和第二区域之间。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一SiGe层中Ge的摩尔体积百分比为10％至30％，所述第二SiGe层中Ge的摩尔体积百分比为20％至100％。
6.如权利要求3所述的半导体结构的形成方法，其特征在于，采用外延生长工艺，在所述第二开口内填充第二SiGe层。
7.如权利要求2所述的半导体结构的形成方法，其特征在于，刻蚀所述伪鳍部的步骤中，去除所述伪鳍部中的第二Si层，形成所述第一开口。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述介电材料层的材料为氮化硅、氮氧化硅或碳化硅。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺和湿法刻蚀工艺中的一种或两种，刻蚀所述伪鳍部，在所述隔离膜内形成第一开口。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离鳍部的步骤中，所述隔离鳍部顶部与所述器件鳍部顶部齐平。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，采用化学气相沉积工艺或原子层沉积工艺，在所述第一开口内填充介电材料层。
12.一种半导体结构，其特征在于，包括：
基底，包括衬底以及位于所述衬底上多个分立的鳍部，所述鳍部包括：用于形成器件的器件鳍部以及用于起到隔离作用的隔离鳍部；其中，所述衬底包括第一Si层，所述器件鳍部包括位于衬底上的第一SiGe层和位于第一SiGe层上的第二Si层，所述第二Si层提供的拉伸应力大于第一Si层提供的拉伸应力；所述隔离鳍部包括位于衬底上的第一SiGe层以及位于第一SiGe层上的介电材料层；
隔离层，位于所述鳍部露出的衬底上；
横跨所述器件鳍部的栅极结构，所述栅极结构覆盖所述器件鳍部的部分顶部和部分侧壁；
源漏掺杂层，位于所述栅极结构两侧的器件鳍部内。
13.如权利要求12所述的半导体结构，其特征在于，所述基底包括：用于形成NMOS晶体管的第一区域以及用于形成PMOS晶体管的第二区域；
所述第二区域的器件鳍部包括位于衬底上的第一SiGe层以及位于第一SiGe层上的第二SiGe层，所述第二SiGe层中Ge的摩尔体积百分比大于第一SiGe层中Ge的摩尔体积百分比。
14.如权利要求13所述的半导体结构，其特征在于，所述隔离鳍部位于所述第一区域和第二区域之间。
15.如权利要求13所述的半导体结构，其特征在于，所述第一SiGe层中Ge的摩尔体积百分比为10％至30％，所述第二SiGe层中Ge的摩尔体积百分比为20％至100％。
16.如权利要求12所述的半导体结构，其特征在于，所述介电材料层的材料为氮化硅、氮氧化硅或碳化硅。
17.如权利要求12所述的半导体结构，所述隔离鳍部顶部与所述器件鳍部顶部齐平。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103489863A (zh) * 2012-06-12 2014-01-01 台湾积体电路制造股份有限公司 采用鳍式场效应晶体管工艺的同质结二极管结构
CN104810389A (zh) * 2014-01-23 2015-07-29 联华电子股份有限公司 半导体结构及其制作方法
CN106057671A (zh) * 2015-04-16 2016-10-26 台湾积体电路制造股份有限公司 制造FinFET器件的工艺
CN107919327A (zh) * 2016-10-10 2018-04-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10068810B1 (en) * 2017-09-07 2018-09-04 Globalfoundries Inc. Multiple Fin heights with dielectric isolation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103489863A (zh) * 2012-06-12 2014-01-01 台湾积体电路制造股份有限公司 采用鳍式场效应晶体管工艺的同质结二极管结构
CN104810389A (zh) * 2014-01-23 2015-07-29 联华电子股份有限公司 半导体结构及其制作方法
CN106057671A (zh) * 2015-04-16 2016-10-26 台湾积体电路制造股份有限公司 制造FinFET器件的工艺
CN107919327A (zh) * 2016-10-10 2018-04-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10068810B1 (en) * 2017-09-07 2018-09-04 Globalfoundries Inc. Multiple Fin heights with dielectric isolation

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