CN111091854A - 一种命令处理器与ddr读写访问电路 - Google Patents

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CN111091854A CN201911147512.XA CN201911147512A CN111091854A CN 111091854 A CN111091854 A CN 111091854A CN 201911147512 A CN201911147512 A CN 201911147512A CN 111091854 A CN111091854 A CN 111091854A
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韩一鹏
牛少平
魏艳艳
郝冲
邓艺
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    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
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Abstract

本发明属于集成电路技术领域，具体涉及一种命令处理器与DDR读写访问电路，包括命令处理器、DDR访问仲裁单元和DDR单元；命令处理器内访问DDR的各单元均通过DDR访问仲裁单元访问DDR单元。本发明通过对命令处理器内访问DDR的各单元进行公平轮循之后访问DDR,既能够减少命令处理器内部硬件电路需要资源，又能高效完整的访问DDR。

Description

一种命令处理器与DDR读写访问电路
技术领域
本发明属于集成电路技术领域，具体涉及一种命令处理器与DDR读写访问电路。
背景技术
命令处理器内有多个设备需要通过AXI总线访问DDR。其中包括8个VCache的读访问，显示列表的读写访问，ICache的读访问，DCache的读写访问；性能统计单元的写访问；共11个设备的读访问和3个设备的写访问。各设备间访问DDR会存在冲突，不能正确高效地访问DDR。
发明内容
本发明的目的是：
本发明提供一种命令处理器与DDR读写访问电路，解决了各设备间访问DDR会存在冲突、不能正确高效地访问DDR的问题，能够高效地实现命令处理器与DDR的通过AXI总线进行数据交互。
本发明的具体技术解决方案为：
本发明提出一种命令处理器与DDR读写访问电路，包括命令处理器、DDR访问仲裁单元和DDR单元；所述命令处理器内访问DDR的各单元均通过DDR访问仲裁单元访问DDR单元。
进一步限定，所述DDR访问仲裁单元与DDR单元通过AXI总线进行读写访问。
优选的，所述DDR访问仲裁单元包括读仲裁模块和写仲裁单元模块；所述读仲裁模块用于将命令处理器内访问DDR的各单元发送的读请求进行公平轮循，再对DDR进行访问；所述写仲裁单元模块用于将命令处理器内访问DDR的各单元发送的写请求进行公平轮循，再对DDR进行访问。
优选的，所述命令处理器与AXI读写访问请求电路包括多条读地址通道和读数据通道；所述命令处理器内访问DDR的各单元通过各自的读地址通道访问读仲裁模块；所述读仲裁模块通过AXI总线访问DDR单元，读完成后，所述DDR单元将DDR的读数据通过AXI总线和各自的读数据通道返回。
优选的，所述命令处理器与AXI读写访问请求电路包括多条写地址通道、写数据通道和写响应通道；所述命令处理器内访问DDR的各单元通过各自写地址通道和写数据通道访问写仲裁模块；所述写仲裁模块通过AXI总线访问DDR单元，写完成后，所述DDR单元将写响应通过AXI总线和各自的写响应通道返回。
本发明能够带来的有益效果
本发明通过一种命令处理器与DDR读写访问电路，通过对命令处理器内访问DDR的各单元进行公平轮循之后访问DDR,既能够减少命令处理器内部硬件电路需要资源，又能高效完整的访问DDR。
附图说明
图1为本发明的整体模块图；图2为写仲裁的流程图；图3为读仲裁的流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
下面结合说明书附图和具体实施例对本发明的技术方案做进一步详细描述。
在本发明的一个实施例中提出一种命令处理器与DDR读写访问电路，包括命令处理器、DDR访问仲裁单元和DDR单元；命令处理器内访问DDR的各单元均通过DDR访问仲裁单元访问DDR单元。
在一个实施例中，DDR访问仲裁单元与DDR单元通过AXI总线进行读写访问。
在一个实施例中，DDR访问仲裁单元包括读仲裁模块和写仲裁单元模块；读仲裁模块用于将命令处理器内访问DDR的各单元发送的读请求进行公平轮循，再对DDR进行访问；写仲裁单元模块用于将命令处理器内访问DDR的各单元发送的写请求进行公平轮循，再对DDR进行访问。
在一个实施例中，命令处理器与AXI读写访问请求电路包括多条读地址通道和读数据通道；命令处理器内访问DDR的各单元通过各自的读地址通道访问读仲裁模块；读仲裁模块通过AXI总线访问DDR单元，读完成后，DDR单元将DDR的读数据通过AXI总线和各自的读数据通道返回。
在一个实施例中，命令处理器与AXI读写访问请求电路包括多条写地址通道、写数据通道和写响应通道；命令处理器内访问DDR的各单元通过各自写地址通道和写数据通道访问写仲裁模块；写仲裁模块通过AXI总线访问DDR单元，写完成后，DDR单元将写响应通过AXI总线和各自的写响应通道返回。
下面对本发明的写仲裁流程和读仲裁流程进行整体说明。
如图1或图2所示：
写仲裁单元，将命令处理器内写访问DDR的各单元(DCache单元、性能统计单元、显示列表单元)由各自的写地址通道向DDR仲裁单元发送写请求，在DDR仲裁单元中进行公平轮循，得到仲裁授权的设备将写地址请求通过AXI标准写地址通道发送给DDR单元，同时，写数据信息从3个写设备通过各自的写数据通道经过DDR仲裁单元，再通过AXI标准写数据通道发送到DDR单元，DDR单元在处理好写数据后通过AXI给DDR仲裁单元返回写响应，DDR仲裁单元将写响应通过各自的写响应通道返回给3个写设备；
如图1或图3所示：
读仲裁单元将将命令处理器内读访问DDR的各单元(8个VCache单元、DCache单元、ICache单元、显示列表单元)由各自的读地址通道向DDR仲裁单元发送读请求，在DDR仲裁单元中进行公平轮循，获得总线授权的设备的读地址信号通过AXI标准读地址通道发送至DDR单元，DDR单元将请求地址对应的读数据由AXI标准读数据通道传至DDR仲裁单元，DDR仲裁单元直接将接收的数据信息传至所有11个读设备。

Claims (5)

1.一种命令处理器与DDR读写访问电路，其特征在于：包括命令处理器、DDR访问仲裁单元和DDR单元；所述命令处理器内访问DDR的各单元均通过DDR访问仲裁单元访问DDR单元。
2.根据权利要求1所述的一种命令处理器与DDR读写访问电路，其特征在于：所述DDR访问仲裁单元与DDR单元通过AXI总线进行读写访问。
3.根据权利要求1所述的一种命令处理器与DDR读写访问电路，其特征在于：所述DDR访问仲裁单元包括读仲裁模块和写仲裁单元模块；所述读仲裁模块用于将命令处理器内访问DDR的各单元发送的读请求进行公平轮循，再对DDR进行访问；所述写仲裁单元模块用于将命令处理器内访问DDR的各单元发送的写请求进行公平轮循，再对DDR进行访问。
4.根据权利要求3所述的一种命令处理器与DDR读写访问电路，其特征在于：所述命令处理器与AXI读写访问请求电路包括多条读地址通道和读数据通道；所述命令处理器内访问DDR的各单元通过各自的读地址通道访问读仲裁模块；所述读仲裁模块通过AXI总线访问DDR单元，读完成后，所述DDR单元将DDR的读数据通过AXI总线和各自的读数据通道返回。
5.根据权利要求3所述的一种命令处理器与DDR读写访问电路，其特征在于：所述命令处理器与AXI读写访问请求电路包括多条写地址通道、写数据通道和写响应通道；所述命令处理器内访问DDR的各单元通过各自写地址通道和写数据通道访问写仲裁模块；所述写仲裁模块通过AXI总线访问DDR单元，写完成后，所述DDR单元将写响应通过AXI总线和各自的写响应通道返回。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112559399A (zh) * 2020-11-27 2021-03-26 山东云海国创云计算装备产业创新中心有限公司 一种多axi接口的ddr控制器及其控制方法
CN112948293A (zh) * 2021-02-26 2021-06-11 浪潮电子信息产业股份有限公司 一种多用户接口的ddr仲裁器及ddr控制器芯片

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005316609A (ja) * 2004-04-27 2005-11-10 Sony Corp バス調停装置およびバス調停方法
CN105528300A (zh) * 2014-09-29 2016-04-27 炬芯（珠海）科技有限公司 一种ddr内存控制器及其访问监控方法
CN108776647A (zh) * 2018-06-04 2018-11-09 中国电子科技集团公司第十四研究所 基于axi总线的多ddr控制器管理模块
CN109271335A (zh) * 2018-07-24 2019-01-25 上海威固信息技术股份有限公司 一种多通道数据源ddr缓存的fpga实现方法
CN109446125A (zh) * 2018-10-09 2019-03-08 武汉正维电子技术有限公司 Ddr读写仲裁器及方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005316609A (ja) * 2004-04-27 2005-11-10 Sony Corp バス調停装置およびバス調停方法
CN105528300A (zh) * 2014-09-29 2016-04-27 炬芯（珠海）科技有限公司 一种ddr内存控制器及其访问监控方法
CN108776647A (zh) * 2018-06-04 2018-11-09 中国电子科技集团公司第十四研究所 基于axi总线的多ddr控制器管理模块
CN109271335A (zh) * 2018-07-24 2019-01-25 上海威固信息技术股份有限公司 一种多通道数据源ddr缓存的fpga实现方法
CN109446125A (zh) * 2018-10-09 2019-03-08 武汉正维电子技术有限公司 Ddr读写仲裁器及方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112559399A (zh) * 2020-11-27 2021-03-26 山东云海国创云计算装备产业创新中心有限公司 一种多axi接口的ddr控制器及其控制方法
CN112948293A (zh) * 2021-02-26 2021-06-11 浪潮电子信息产业股份有限公司 一种多用户接口的ddr仲裁器及ddr控制器芯片

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