CN1110858C - 介质分隔式半导体器件 - Google Patents

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Abstract

将第一和第二P-型半导体衬底通过在其间夹上一绝缘膜胶合起来，构成SOI衬底。在P型SOI层中两衬底的表面形成沟道分隔区，供选择各元件用，从而通过用氧化膜埋设沟道将元件形成区封闭起来。在此由介电区分隔的元件形成区中形成具有P+型漏极扩散层和P-型漏极扩散层的MOS晶体管。向由沟道分隔区所封闭的元件形成区外的P+扩散层连接的电极和漏极扩散层上加同样的电位。这样做的结果是，无需在SOI衬底背面形成电极就可以避免耐压变差。

Description

介质分隔式半导体器件
发明领域
本发明涉及一种介质分隔式半导体器件，旨在提高由介电区所分隔开的各半导体元件的耐压程度。
背景技术
在装有使用高电压大电流的半导体元件的集成电路或所谓功率IC或高耐压IC的领域中，为避免各元件的作用相互影响，用电介质将各元件分隔开可以有效解决问题。这种作法的诸多实例中，其中包括SOI(硅绝缘体)衬底和SIMOX(注氧离子隔离硅)衬底，前者是将两个硅衬底通过绝缘膜胶合在一起，使其牢牢结合，再通过研磨形成厚度合乎要求的硅层，后者是往硅衬底中注入氧离子，在高温下处理，从而在从表面以下特定深度的位置形成二氧化硅膜(以下称氧化膜)。在这类SOI衬底和SIMOX衬底中，为进一步将各元件横向分隔开，形成另一个绝缘区，将各元件封闭住，且延伸到衬底内的绝缘膜，从而使IC中的各元件区完全由介电材料分隔开。
另一方面，在SOI衬底中，衬底表面侧(即元件形成区)和衬底背侧由内部形成的绝缘膜(以下称埋设的绝缘膜)使其在电气上彼此分隔开，但为了保持元件的耐压程度，通常将衬底的电位固定下来。
下面举一个在SOI衬底上形成的高耐压元件的例子。图1是为介电区所分隔开的MOSFET(金属氧化物半导体场效应晶体管)的简化平面图。在沟道分隔区4所封闭的元件形成区20中，配置着漏区段1、源区段2和栅多晶硅膜3，为获取高的耐压，漏区段1安置在远离栅多晶硅膜3端部的位置。
图2是沿图1中所示MOSFET的A-A线截取的剖视图，同时示出了漏极与源极之间加上反向偏压时耗尽区的状态。SOI衬底17由第一硅衬底(P-型)14、埋设的氧化膜层12和第二硅衬底(P-型)15组成，其SOI层16中形成有一个P沟道MOSFET。SOI层16由沟道分隔区4分隔成多个元件，沟道分隔区4中埋置着一个元件分隔氧化膜13，n-扩散区11一直延伸到埋置的氧化膜12，里面形成有P-漏极扩散层10，P+源极扩散层6和n+背栅扩散层7。P-漏极扩散层10中还形成有P+漏极扩散层5。此外，栅多晶硅膜3穿过栅氧化膜9形成，跨在区段氧化膜8上。
在这种P沟道MOSFET中，源极与漏极之间的耐压取决于P-漏极扩散层10与n-扩散层11之间的结耐压，但给SOI衬底背面19加上与漏极中一样的偏压可以使耐压高于结耐压。更具体地说，将接P+漏极扩散层5的漏极(图中未示出)和接SOI衬底背面19的后电极(图中未示出)调到地电位，则往连接在P+源极扩散层6与n+背栅扩散层7之间的源极(图中未示出)和接栅多晶硅膜3的栅极(图中未示出)上加正电位时，耗尽层就在P-漏极扩散层10和n-扩散层11的p-n结中扩散，扩散层也在埋设的氧化膜12上的n-扩散层中扩散。再进一步提高电位时，两耗尽层连接在一起，于是形成一个耗尽区18。这样，各耗尽层连接起来时，P-漏极扩散层10和n-扩散层的p-n结处的电场减弱了，从而使耐压高于固有结的耐压。
然而，在一般的高耐压电压元件中，需要给SOI衬底背面加上地电位。形成IC的硅芯片通常是用树脂密封且进行加工使得接硅芯片各电极的各端子向外伸到树脂外面，在此情况下需要接硅芯片背面的端子。在普通模塑封装件的情况下，通过用导电材料将硅芯片背面与引线架电连接起来并将端子取出树脂外，有可能实现这种情况。然而，近来随着电子器件的日益小型化和轻量化，IC可以用诸如芯片直接组装(COB)和薄膜上芯片组装(COF)之类的各种组装方法组装，而接芯片背面的端子总是不能轻易地配备。尽管如此，在这种一般高耐压元件的结构中，如果SOI衬底背面没有加上地电位，元件的耐压还是会恶化。
发明内容
本发明的目的是提供一种无需在SOI衬底背面形成电极就能防止各元件的耐压变差，就能获得高耐压的介质分隔式半导体器件。
本发明的介质分隔式半导体器件是多个彼此为介电区所分隔的元件在SOI衬底表面层叠起来的介质分隔式半导体器件，SOI衬底的正反面彼此绝缘，由一埋设的绝缘膜分隔开，这种半导体器件由下列各部分组成：第一导电类型的扩散层，由所述介电区分隔开；第二导电类型的扩散层，更细薄地在第一导电类型扩散层的表面形成；和一个电极，设在毗邻第一导电类型扩散层横跨所述介电区的位置，其中往第二导电类型扩散层的结加上反向偏压时与第二导电类型扩散层相同的电位就加到所述电极上。
在这种介质分隔式半导体器件中，接电极的所述部位还可以用所述介电区进一步与外面的部位分隔开来。
本发明的另一种介质分隔式半导体器件由下列各部分组成：一第二导电类型的SOI层，在SOI衬底的正面形成，SOI衬底是在第一和第二第二种导电类型半导体衬底之间放一绝缘膜将两衬底胶合起来构成的；一沟道分隔区，其作用是将各元件分隔开，从而通过在该第二导电类型SOI层中用绝缘膜埋设沟道将元件区封闭起来；扩散层为第二导电类型的多个半导体元件，在元件形成区中形成；和一个电极，在元件形成区为沟道分隔区所封闭的外面形成，其中第二导电类型扩散层和所述电极上加上同一电位。
在这种介质分隔式半导体器件中，半导体元件为例如MOS(金属氧化半导体)晶体管，在此情况下，第一导电类型扩散层在元件形成区中形成，第二导电类型的扩散层是在该第一导电型扩散层表面形成的漏极扩散层。半导体元件的第二导电类型源极扩散层和第一导电类型背栅扩散层在第一导电类型扩散层表面形成，半导体元件的栅极层在漏极扩散层与源极扩散层之间的衬底上形成。
在本发明中，通过在第二导电类型的SOI层横跨元件分隔区的沟道分隔区外面形成第二导电类型的外扩散层，可以将电极与第二导电型的外扩散层连接起来。或者，通过形成第二沟道分隔区从而封闭连接沟道分隔区外面电极所在的部位，可以用介电区将电极连接区与其外面部位进一步分隔开来。
此外，在本发明中，往设在横向毗邻介电区的SOI层中的电极上加上与第二导电类型扩散区中相同的电位可以得出高的耐压，从而无需在SOI衬底背面形成电极。加到第二导电类型扩散层和电极上的电位为例如地电位。通过形成第二沟道分隔区进一步封闭电极连接区，可以避免设定到该地电位的部位扩展到整个半导体衬底。
综上所述，按照本发明，在多个彼此为一个电极所分隔的元件在SOI衬底上集成化的介质分隔式半导体器件中，无需在SOI衬底背面形成电极也无需加地电位就可以得到有电极设在SOI衬底背面时同样高的耐压。因此，本发明无需将各端子连接硅芯片的背面，而且组装IC时，只要将各端子从硅芯片背面抽出就够了。从而扩大了这种半导体器件组装方法的应用范围。
附图的简要说明
图1是一般MOSFET为介电区所分隔的平面图。
图2是图1中所示的一般MOSFET沿A-A线截取的剖视图。
图3是本发明的第一实施例为介电区所分隔的MOSFET的平面图。
图4是图3中所示的MOSFET沿B-B线截取的剖视图。
图5是本发明的第二实施例为介电区所分隔的MOSFET的平面图。
实施例的详细描述
下面参看附图具体说明本发明的一些最佳实施例。图3示出了本发明第一实施例的介质分隔式半导体器件，图4是沿图3中的B-B线截取的剖视图。此介质分隔式半导体器件是为介电区所分隔的MOSFET。
如图3中所示，漏极区段1、源极区段2和栅多晶硅膜3配置在为沟道分隔区4所封闭的元件形成区20中，漏极区段1处在远离栅多晶硅膜3端部的位置，为的是获取高的耐压。此外，沟道分隔区4外面还配置有元件形成区外区段21。
图4也示出了反向偏压加在漏极与源极之间时耗尽区的状态。SOI衬底17由第一硅衬底(P-型)14、埋设的氧化层12和第二硅衬底(P-型)15组成，在SOI衬底17的SOI层16上面形成有P沟道MOSFET。SOI层16的各元件为里面埋设有元件分隔氧化膜13的沟道分隔区4所分隔。n-扩散层11一直延伸到埋设的氧化膜12的表面上形成有P-漏极扩散层10、P+源极扩散层6和n+背栅扩散层7，P-漏极扩散层10的表面上还形成有P+漏极扩散层。此外，通过栅氧化膜9还形成有多晶硅膜3，跨在区段氧化膜8上。此外，横跨沟道分隔区4在第一硅衬底14表面外还形成有外P+扩散层22。
下面说明上述构成的MOSFET的工作过程。通过往接到漏极区段1的P+漏极扩散层5的漏极(图中未示出)和接到元件形成外区段21的外P+扩散层22的外电极(图中未示出)上加地电位，并往接到源极区段2的P+源极扩散层6的源极(图中未示出)和接到栅多晶硅膜了的栅极(图中未示出)上加正电位，耗尽层就在P-漏极扩散层10与n-扩散层11的p-n结中扩展开，且在埋设的氧化膜12上的n-扩散层11中扩展开。此外，通过提高源极和栅极的电位，两耗尽区就连接起来，于是形成耗尽区18。在现有技术中，通过各耗尽层的这种连接，通过与往SOI衬底背面加地电位的方法中相同的作法和效果，减弱了P-漏极扩散层10与n-漏扩散层11之间p-n结中的电场，从而使耐压高于p-n结的耐压。
下面进一步说明这种现象。由于源极(图中未示出)的正电位高，因而n-扩散层11的元件分隔氧化膜13附近也出现高的正电位，于是电位随其与n+背栅扩散层7的间距成比例地下降。由于外电极(图中未示出)处于地电位，因而由元件分隔氧化膜13分隔成多个元件的部位外的第一硅衬底(P-型)14的整个衬体也处在地电位，于是元件分隔氧化膜13两面存在大的电位差。此外，由于二氧化硅的比介电常数约等于1/3或小于硅的介电常数，在此情况下，元件分隔氧化膜13是影响电位差电压的主要因素。另一方面，由于处在浮动电位状态，电极不接SOI衬底17的背面19，但第二硅衬底(P-型)15接源极(图中未示出)的n+背栅扩散层7正下方的埋设氧化膜12附近，通过埋设的氧化膜12的静电感应产生一个接近地电位的电位。这是因为埋设的氧化膜12与元件分隔氧化膜13串联耦合，且埋设的氧化膜12和元件分隔氧化膜13一样也是影响出现在两面的电位差的主要因素。这样就形成了SOI衬底表面19取地电位时同样的耗尽区18，从而提高了各元件的耐压。
图5是本发明第二实施例为介电区所分隔的MOSFET的平面图。图5中，各与图3和图4中相同的组成部分用同样的编号表示，这里对它们就不再详细说明了。漏极区段1、源极区段2和栅多晶硅膜3配置在沟道分隔区4所封闭的元件形成区20中，漏极区段1在远离栅多晶硅膜3端部的位置配置，为的是获取高的耐压。此外，沟道分隔区4外还形成有其它沟道分隔区23，以便将沟勾道分隔区4封闭住。在该两沟道分隔区之间配置着元件形成区外周边分隔区24。在此元件形成区外周边分隔区24中配置着元件形成区外区段21。
在此实施例如此构成的MOSFET中，当通过外电极(图中未示出)接到元件形成区外区段21中形成的P+扩散层(图中未示出)而提供一个地电位时，与第一实施例的情况不同，沟道分隔区23的外部区域并不取地电位，因而第一硅衬底(P-)的整个衬体不处在地电位。
综上所述，按照本发明，在将多个彼此为介电区所分隔的元件在SOI衬底上集成化的介质分隔式半导体器件中，无需在SOI衬底背面形成电极使其取地电位，可以获得与SOI衬底背面设有电极时一样高的耐压。这样，本发明无需连接硅芯片背面的端子，而且组装IC时，只要从硅芯片正面抽出各端子就够了，且扩大了半导体器件组方法的应用范围。

Claims (7)

1.一种介质分隔式半导体器件，其特征在于，它包括：
一个SOI衬底，衬底的正面和反面彼此绝缘，由一埋设的绝缘膜分隔开；和
在所述SOI衬底表面上集成的多个元件，彼此由介电区(13)分隔开，所述元件包括：
第一导电类型扩散层(11)，由所述介电区(13)分隔着；
第二导电类型扩散层(10)，更细薄地在所述第一导电类型扩散层的表面形成；
一个电极(22)，设在与所述第一导电类型扩散层(11)相邻横跨所述介电区的区域(14)；和
偏压施加装置，用以往所述第二导电类型扩散层的结加反向偏压，并往所述电极(22)加与所述第二导电类型扩散层(10)相同的电位。
2.如权利要求1所述的介质分隔式半导体器件，其特征在于，与电极相连的区域由介电区将其和外区分隔开。
3.一种介质分隔式半导体器件，其特征在于，它包括：
一个第二导电类型的SOI层(16)，其在SOI衬底的正面，所述SOI衬底由胶合第一和第二导电类型的半导体衬底，在两衬底之间放一个绝缘膜构成；
沟道分隔区(4)，通过在所述第二导电类型的SOI层中用绝缘膜埋设一沟道而将元件形成区封闭起来从而分隔各元件；
多个半导体元件，其第二导电类型的扩散层(10)在所述元件形成区中形成；
一个电极(22)，在由所述沟道分隔区所封闭的元件形成区外面形成；
用以往所述电极(22)上施加与所述第二导电类型扩散层(10)一样的电位的装置。
4.如权利要求3所述的介质分隔式半导体器件，其特征在于，所述半导体元件是一个MOS晶体管，其第一导电类型扩散层在所述元件形成区中形成，所述第二导电类型扩散区是一个在所述第一导电类型扩散层的表面形成的漏极扩散层。
5.如权利要求4所述的介质分隔式半导体器件，其特征在于，所述半导体元件的第二导电类型源极扩散层和第一导电类型背栅扩散层在所述第一导电类型扩散层的表面形成，半导体元件的栅极层在所述漏极扩散层与所述源极扩散层之间的衬底上形成。
6.如权利要求3所述的介质分隔式半导体器件，其特征在于，第二导电类型外扩散层在第二导电类型SOI层横跨所述元件形成区的沟道分隔区的表面形成，且所述电极连接到所述第二导电类型外部扩散层。
7.如权利要求6所述的介质分隔式半导体器件，其特征在于，它还有一个第二沟道分隔区(23)将其中连接所述沟道分隔区外的所述电极的区域封闭起来，其中所述连接所述电极的区域还由一介电区将其与外区分隔开。
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