CN111049506A - 深n阱电压动态控制电路 - Google Patents

深n阱电压动态控制电路 Download PDF

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CN111049506A CN201911267296.2A CN201911267296A CN111049506A CN 111049506 A CN111049506 A CN 111049506A CN 201911267296 A CN201911267296 A CN 201911267296A CN 111049506 A CN111049506 A CN 111049506A
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Abstract

本发明公开了深N阱电压动态控制电路，包括PW电压选择电路和NMOS采样开关，还设置有电荷泵电路及DNW电压选择电路，所述NMOS采样开关的PW连接PW电压选择电路的输出、NMOS采样开关的DNW连接DNW电压选择电路的输出，PW电压选择电路的两个输入分别连接输入信号VIN和偏置电压VBULK，电荷泵电路的三个输入分别连接偏置电压VTOP、偏置电压VBOT和输入信号VIN，电荷泵电路的输出连接DNW电压选择电路的一个输入；DNW电压选择电路的另一个输入连接偏置电压VNS；根据NMOS采样开关工作状态，通过分时动态控制其DNW电压，有效降低了PW与DNW间寄生二极管的最大反偏电压，从而达到了提高输入信号电压范围的目的。

Description

深N阱电压动态控制电路
技术领域
本发明涉及半导体工艺应用技术等领域，具体的说，是深N阱电压动态控制电路。
背景技术
在信号采样电路中，通常采用DNW(深N阱)隔离NMOS管(N型金属氧化物半导体场效应晶体管)做采样开关。图1为DNW隔离NMOS管剖面图，图2为DNW隔离NMOS管对应的符号图，包含6个端口：D(漏极)、G(栅极)、S(源极)、PW(P阱)、DNW(深N阱)以及PSUB(P型衬底)。另外，还包含4个寄生二极管和4个PN结电容：PW与漏极形成的寄生二极管D1、PW与源极形成的寄生二极管D2、PSUB与DNW形成的寄生二极管D3、PW与DNW形成的寄生二极管D4，以及D1、D2、D3、D4的PN结电容，图1和图2中仅画出D4的PN结电容C0。
图3为传统NMOS采样开关电路，采用PW电压选择电路控制其PW电压。NMOS采样开关栅极连接驱动信号VG、源极连接输入信号VIN、漏极连接输出信号VOUT、DNW连接偏置电压VDNW、PSUB连接参考地GND、PW连接PW电压选择电路输出，PW电压选择电路两个输入分别连接VIN和偏置电压VBULK。上述偏置电压VDNW、VBULK均为固定偏置电压，参考地GND为0V。
当驱动信号VG为高电平时，NMOS采样开关导通进行信号采样，PW电压选择电路将VIN连接到PW，此时DNW与PW间压差ΔVDR＝VDNW-VIN；为防止D3和D4正向导通，必须分别满足VDNW≥0和VDNW≥VINMAX(VINMAX为VIN最大值)。当驱动信号VG为低电平时，NMOS采样开关截止不进行信号采样，PW电压选择电路将VBULK连接到PW，此时DNW与PW间压差ΔVDR＝VDNW-VBULK；为防止D2正向导通，必须满足VBULK≤VINMIN(VINMIN为VIN最小值)；由于VDNW为固定偏置，所以VDNW≥VINMAX；为防止D3正向导通，VDNW必需满足VDNW≥0。因此，在NMOS采样开关进行信号采样和不进行信号采样时，VDNW均需满足VDNW≥0和VDNW≥VINMAX。通常情况下VINMAX≥0，所以D4最大反偏电压ΔVDRMAX必需满足ΔVDRMAX≥VINMAX-VINMIN。为防止D4反向击穿，必须满足ΔVDRMAX＜VBRK(VBRK为D4反向击穿电压)，即VINMAX-VINMIN＜VBRK，则输入信号电压范围必须小于D4的反向击穿电压，这会极大的限制输入信号电压范围。例如，假设输入信号为幅度±VA正弦信号、VBULK＝-VA、VDNW＝VA，那么必须满足VDNW-VBULK＝2VA＜VBRK，即输入信号电压范围必须小于D4反向击穿电压。
PN结电容公式为：
Figure BDA0002313216330000021
上式中，Cj为PN结电容容值，Cj0为VD＝0时的Cj值，
Figure BDA0002313216330000022
为内建电势，VD为PN结偏置电压。如图4所示，在NMOS采样开关进行信号采样时(驱动信号VG为高电平)，DNW与PW间压差为VDNW-VIN，根据上式可知，电容C0容值随输入信号变化而变化，即电容C0呈现非线性，这会影响NMOS采样开关的采样线性度。
在传统的NMOS采样开关电路中，由于DNW接固定电压，导致输入信号电压范围必须小于DNW与PW间寄生二极管的反向击穿电压，这会极大的限制输入信号电压范围。
在传统的NMOS采样开关电路中，当NMOS采样开关进行信号采样时，DNW与PW间寄生二极管反向压差随输入信号变化而变化，引起DNW与PW间的PN结电容非线性问题，从而影响NMOS采样开关的采样线性度。
发明内容
本发明的目的在于提供深N阱电压动态控制电路，根据NMOS采样开关工作状态，通过分时动态控制其DNW电压，有效降低了PW与DNW间寄生二极管的最大反偏电压，从而达到了提高输入信号电压范围的目的。
本发明通过下述技术方案实现：深N阱电压动态控制电路，包括PW电压选择电路和NMOS采样开关，其特征在于：还设置有电荷泵电路及DNW电压选择电路，所述NMOS采样开关的PW连接PW电压选择电路的输出、NMOS采样开关的DNW连接DNW电压选择电路的输出，PW电压选择电路的两个输入分别连接输入信号VIN和偏置电压VBULK，电荷泵电路的三个输入分别连接偏置电压VTOP、偏置电压VBOT和输入信号VIN，电荷泵电路的输出连接DNW电压选择电路的一个输入；DNW电压选择电路的另一个输入连接偏置电压VNS。
进一步的为更好地实现本发明，特别采用下述设置方式：所述NMOS采样开关的栅极连接驱动信号VG、源极接输入信号VIN、漏极连接输出信号VOUT、PSUB连接参考地GND。
进一步的为更好地实现本发明，特别采用下述设置方式：所述参考地GND为相对于NMOS开关内部电路所形成的0V。
进一步的为更好地实现本发明，特别采用下述设置方式：所述偏置电压VTOP、偏置电压VBOT、偏置电压VBULK和偏置电压VNS均采用固定偏置电压。
进一步的为更好地实现本发明，特别采用下述设置方式：所述NMOS采样开关用于实现信号采样功能；
所述电荷泵电路，用于实现电压自举功能；
所述DNW电压选择电路根据NMOS采样开关工作状态对DNW电压进行分时动态控制；
所述PW电压选择电路根据NMOS采样开关工作状态动态控制PW电压。
进一步的为更好地实现本发明，特别采用下述设置方式：所述电荷泵电路采用开关电路和电容电路实现电压自举功能。
进一步的为更好地实现本发明，特别采用下述设置方式：所述DNW电压选择电路和PW电压选择电路皆由相互并联的两组开关电路所构成。
本发明与现有技术相比，具有以下优点及有益效果：
(1)本发明根据NMOS采样开关工作状态，通过分时动态控制其DNW电压，有效降低了PW与DNW间寄生二极管的最大反偏电压，从而达到了提高输入信号电压范围的目的。
(2)当NMOS采样开关进行信号采样时，本发明通过将电荷泵生成的动态电压连接至DNW，使得DNW与PW间寄生二极管压差为固定偏置电压，解决了DNW与PW间的PN结电容非线性问题，从而提高了NMOS采样开关的采样线性度。
附图说明
图1为DNW隔离NMOS管剖面图。
图2为DNW隔离NMOS管符号图。
图3为传统NMOS采样开关电路图。
图4为传统NMOS采样开关电路电压示意图。
图5为深N阱电压动态控制电路图。
图6为深N阱电压动态控制电路的电压示意图。
图7为深N阱电压动态控制电路的具体示例图。
具体实施方式
下面结合实施例对本发明作进一步地详细说明，但本发明的实施方式不限于此。
为使本发明实施方式的目的、技术方案和优点更加清楚，下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。因此，以下对在附图中提供的本发明的实施方式的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施方式。基于本发明中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的设备或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
实施例1：
本发明设计出深N阱电压动态控制电路，根据NMOS采样开关工作状态，通过分时动态控制其DNW电压，有效降低了PW与DNW间寄生二极管的最大反偏电压，从而达到了提高输入信号电压范围的目的，如图5所示，特别采用下述设置方式：包括PW电压选择电路和NMOS采样开关，其特征在于：还设置有电荷泵电路及DNW电压选择电路，所述NMOS采样开关的PW连接PW电压选择电路的输出、NMOS采样开关的DNW连接DNW电压选择电路的输出，PW电压选择电路的两个输入分别连接输入信号VIN和偏置电压VBULK，电荷泵电路的三个输入分别连接偏置电压VTOP、偏置电压VBOT和输入信号VIN，电荷泵电路的输出连接DNW电压选择电路的一个输入；DNW电压选择电路的另一个输入连接偏置电压VNS。
进一步的为更好地实现本发明，特别采用下述设置方式：所述NMOS采样开关的栅极连接驱动信号VG、源极接输入信号VIN、漏极连接输出信号VOUT、PSUB连接参考地GND。
进一步的为更好地实现本发明，特别采用下述设置方式：所述参考地GND为相对于NMOS开关内部电路所形成的0V。
进一步的为更好地实现本发明，特别采用下述设置方式：所述偏置电压VTOP、偏置电压VBOT偏置电压VBULK和偏置电压VNS均采用固定偏置电压。
作为优选的设置方案，如图5所示，该深N阱电压动态控制电路由电荷泵电路、DNW电压选择电路、PW电压选择电路和NMOS采样开关构成。NMOS采样开关栅极(G)连接驱动信号VG、源极(S)连接接输入信号VIN、漏极(D)连接输出信号VOUT、PSUB(P型衬底)连接参考地GND、PW连接PW电压选择电路输出、DNW连接DNW电压选择电路输出，二极管D1、D2、D3、D4和电容C0(在此仅示出D4的PN结电容C0)仅为寄生器件。PW电压选择电路的两个输入分别连接输入信号VIN和偏置电压VBULK。电荷泵电路的三个输入分别连接偏置电压VTOP、偏置电压VBOT和输入信号VIN，其输出连接DNW电压选择电路；DNW电压选择电路另一个输入连接偏置电压VNS。所述偏置电压VBULK和偏置电压VNS为固定偏置电压，参考地GND为参考电压0V，该0V仅对内部电路而言。
实施例2：
本实施例是在上述实施例的基础上进一步优化，如图5所示，与前述技术方案相同部分在此将不再赘述，进一步的为更好地实现本发明，特别采用下述设置方式：所述NMOS采样开关用于实现信号采样功能；
所述电荷泵电路，用于实现电压自举功能；
所述DNW电压选择电路根据NMOS采样开关工作状态对DNW电压进行分时动态控制；
所述PW电压选择电路根据NMOS采样开关工作状态动态控制PW电压。
进一步的为更好地实现本发明，特别采用下述设置方式：所述电荷泵电路采用开关电路和电容电路实现电压自举功能。
进一步的为更好地实现本发明，特别采用下述设置方式：所述DNW电压选择电路和PW电压选择电路皆由相互并联的两组开关电路所构成。
作为优选的设置方案，如图5所示，该深N阱电压动态控制电路由电荷泵电路、DNW电压选择电路、PW电压选择电路和NMOS采样开关构成。
所述NMOS采样开关实现信号采样功能。如图5所示，当驱动信号VG为低电平时，NMOS采样开关截止，输出信号VOUT与输入信号VIN断开，此时NMOS采样开关不进行信号采样。当驱动信号VG为高电平时，NMOS采样开关导通，输出信号VOUT跟随输入信号VIN，此时NMOS采样开关进行信号采样。
所述电荷泵电路实现电压自举功能。当NMOS采样开关不进行信号采样时，电荷泵电路储存电荷；当NMOS采样开关进行信号采样时，电荷泵电路生成一个VIN+(VTOP-VBOT)的动态电压，即把输入信号VIN自举VTOP-VBOT产生输出电压。
所述DNW电压选择电路根据NMOS采样开关工作状态对DNW电压进行分时动态控制。当NMOS采样开关不进行信号采样时，DNW电压选择电路将偏置电压VNS连接到NMOS采样开关的DNW；当NMOS采样开关进行信号采样时，DNW电压选择电路将电荷泵电路生成的动态电压VIN+(VTOP-VBOT)连接到NMOS采样开关的DNW。
所述PW电压选择电路根据NMOS采样开关工作状态动态控制PW电压。当NMOS采样开关不进行信号采样时，PW电压选择电路将偏置电压VBULK连接到NMOS采样开关PW；当NMOS采样开关进行信号采样时，PW电压选择电路将输入信号VIN连接到NMOS采样开关PW，从而达到消除衬偏和降低衬底噪声的目的。
实施例3：
本实施例是在上述任一实施例的基础上进一步优化，如图5所示，本实施例示出深N阱电压动态控制电路的每一循环过程包括：
1、当NMOS采样开关不进行信号采样时，NMOS采样开关截止，输出信号VOUT与输入信号VIN断开，电荷泵电路储存电荷，DNW电压选择电路将偏置电压VNS连接到NMOS采样开关DNW，PW电压选择电路将偏置电压VBULK连接到NMOS采样开关PW。由此可计算出D4的反偏电压ΔVDR＝VNS-VBULK。为防止D4反向击穿，偏置电压VNS和偏置电压VBULK取值需满足VNS-VBULK＜VBRK(VBRK为D4的反向击穿电压)；为防止D2正向导通，偏置电压VBULK取值需满足VBULK≤VINMIN(输入信号VIN最小电压)；为防止D3和D4正向导通，偏置电压VNS取值需分别满足VNS≥0和VNS≥VBULK。当VINMIN＞0时，设计时偏置电压VBULK取值略小于或等于VINMIN且偏置电压VNS取值略大于或等于偏置电压VBULK，则D4的反偏电压VNS-VBULK略大于或等于0V。当VINMIN≤0时，设计时偏置电压VBULK取值略小于或等于VINMIN且偏置电压VNS取值略大于或等于0V，则D4的反偏电压略大于或等于-VINMIN，那么-VINMIN取值仅需略小于VBRK。因此，此时VINMIN取值可接近-VBRK，而VINMAX电压幅度并不受限，因而可有效提高输入信号电压范围。
2、当NMOS采样开关进行信号采样时，NMOS采样开关导通，输出信号VOUT跟随输入信号VIN，电荷泵电路生成VIN+(VTOP-VBOT)的动态电压，DNW电压选择电路将电荷泵电路输出连接到NMOS采样开关的DNW，PW电压选择电路将输入信号VIN连接到NMOS采样开关的PW。由此可计算出D4的反偏电压为VTOP-VBOT。为防止D3正向导通，偏置电压VTOP和偏置电压VBOT取值需满足VINMIN+(VTOP-VBOT的最小值)≥0；为防止D4反向击穿，偏置电压VTOP和偏置电压VBOT取值需满足VTOP-VBOT＜VBRK；在大多数半导体工艺应用中，D3反向耐压相对较大，一般不会成为影响偏置电压VTOP和偏置电压VBOT取值的主要因素。因此，通过上述分析可知，偏置电压VTOP和偏置电压VBOT取值需满足-VINMIN≤VTOP-VBOT＜VBRK。当偏置电压VTOP和偏置电压VBOT取值满足VTOP-VBOT略大于或等于-VINMIN时，那么-VINMIN取值仅需略小于VBRK，而此时VINMAX电压幅度并不受限，因而可有效提高输入信号电压范围。如图5所示，此时D4两端压差为VTOP-VBOT，根据PN结电容公式可知，电容C0的容值不随输入信号变化而变化，有效解决了PN结电容C0的非线性问题，提高了NMOS采样开关采样线性度。
实施例4：
本实施例是在上述任一实施例的基础上进一步优化，如图5、图7所示，本实施例示出深N阱电压动态控制电路的一个具体示例，包括：电荷泵电路、DNW电压选择电路、PW电压选择电路及NMOS采样开关。电荷泵电路由3路开关电路和1路电容电路构成，DNW电压选择电路由两路开关电路构成，PW电压选择电路由两路开关电路构成，NMOS采样开关由漏极(D)、栅极(G)、源极(S)、PW、DNW和PSUB构成，另外，二极管D1、D2、D3、D4和电容C0均为寄生器件。电荷泵电路中在电容电路的两端分别连接一路开关电路，余下的一路开关电路的一端连接在开关电路和电容电路的共接端，且余下的一路开关电路的另一端连接输入信号VIN，电荷泵电路中另一个电容电路和开关电路的共接端连接DNW电压选择电路的一个输入；输入信号VIN还连接NMOS采样开关的源极(S)及PW电压选择电路的一个输入端；DNW电压选择电路中的两路开关电路并联，且两个输入端分别与偏置电压VNS和电荷泵电路的一个输出相连接，两个输出端共接且连接NMOS采样开关的DNW；PW电压选择电路中的两路开关电路并联，且两个输入端分别与偏置电压VBULK和电荷泵电路的另一个输出相连接，两个输出端共接且连接NMOS采样开关的PW；电荷泵电路的两个输入端分别连接偏置电压VBOT(通过电荷泵电路中的一路开关电路连接DNW电压选择电路的输入)和偏置电压VTOP(通过电荷泵电路中的相互串联的两路开关电路连接PW电压选择电路的输入)；NMOS采样开关的漏极(D)连接输出信号VOUT；栅极(G)连接输入栅驱动信号VG，PSUB连接参考地GND；偏置电压VTOP、偏置电压VBOT、偏置电压VBULK和偏置电压VNS为固定偏置电压，参考地GND为参考电压0V，该0V仅对内部电路而言。
实施例5：
本实施例是在上述任一实施例的基础上进一步优化，如图5、6、7所示，本实施例示出深N阱电压动态控制电路的一个具体示例，包括：电荷泵电路、DNW电压选择电路、PW电压选择电路及NMOS采样开关。电荷泵电路由开关S1、S2、S3和电容C1构成，DNW电压选择电路由开关S4和S5构成，PW电压选择电路由开关S6和S7构成，NMOS采样开关由漏极(D)、栅极(G)、源极(S)、PW、DNW和PSUB构成，另外，二极管D1、D2、D3、D4和电容C0均为寄生器件。输入信号VIN分别连接NMOS采样开关的源极(S)、开关S1第二端和开关S6的第一端，开关S1第一端分别连接电容C1第一和开关S2第二端；开关S2第一端连接偏置电压VBOT；电容C1第二端分别连接开关S3的第一端和开关S4的第一端；开关S3的第二端连接接偏置电压VTOP；开关S4第二端分别连接开关S5的第一端和NMOS采样开关的DNW；开关S5第二端连接输入偏置电压VNS。NMOS采样开关漏极(D)连接输出信号VOUT；栅极(G)连接输入栅驱动信号VG，PSUB连接参考地GND；NMOS采样开关PW分别连接开关S6第二端和开关S7第二端；开关S7第一端连接偏置电压VBULK。上述开关S1、S2、S3、S4、S5、S6、S7可以由MOS管之类器件或电路实现。偏置电压VTOP、偏置电压VBOT、偏置电压VBULK和偏置电压VNS为固定偏置电压，参考地GND为参考电压0V，该0V仅对内部电路而言。
1)当NMOS采样开关不进行信号采样时，开关S1、S4和S6断开，开关S2、S3、S5和S7闭合，电容C1上储存电荷量Q1为：
Q1＝C1*(VTOP-VBOT)
为防止D3正向导通，设计时偏置电压VNS取值需满足VNS≥0V；为防止D2正向导通，偏置电压VBULK取值需满足VBULK≤VINMIN；为防止D4反向击穿，偏置电压VNS取值需满足VNS-VBULK≤VBRK。当VINMIN＞0V时，设计时偏置电压VBULK取值略小于或等于VINMIN，且偏置电压VNS取值略大于或等于VBULK，则D4反偏电压略大于或等于0V，即D4的反偏电压非常小；当VINMIN≤0V时，设计时偏置电压VBULK取值略小于或等于VINMIN，同时偏置电压VNS取值略大于或等于0V，则D4反偏电压略大于或等于-VINMIN，有效减小了D4的反偏电压。
2)当NMOS采样开关进行信号采样时，开关S1、S4和S6闭合，开关S2、S3、S5和S7断开，电容C1上的电荷量Q2为:
Q2＝C1*(VCP-VIN)
此时电容C1第二端无电流通路，根据电荷守恒可知:
Q1＝Q2
根据以上两式可计算出电荷泵电路生成电压(电容C1第二端电压)为：
VCP＝VIN+(VTOP-VBOT)
故此时DNW电压等于VIN+(VTOP-VBOT)，又因为PW电压为输入信号VIN的电压值，从而求出D4的反偏电压为(VTOP-VBOT)。为防止D3正向导通，偏置电压VTOP和偏置电压VBOT取值需满足VTOP-VBOT≥-VINMIN；防止D4反向击穿，偏置电压VTOP和偏置电压VBOT取值需满足VTOP-VBOT＜VBRK。当VINMIN＞0时，必需满足0V≤VTOP-VBOT＜VBK，设计时取VTOP-VBOT略大于或等于0V，即D4反偏电压略大于或等于0V，即D4反偏电压非常小。当VINMIN≤0V时，必须满足-VINMIN≤VTOP-VBOT＜VBK，设计时取VTOP-VBOT略大于或等于-VINMIN时，-VINMIN最大取值可达到接近D4反向击穿电压，同时VINMAX并未受限，因而可有效提高输入信号电压范围。另外，D4反偏电压为固定偏置电压VTOP-VBOT，由PN结电容公式可知，电容C0容值不再随输入信号变化而变化，有效解决了电容C0非线性问题，提高了采样开关采样线性度。
3)假设输入信号为幅度±VA正弦信号、VTOP＝0、VBOT＝-VA、VPSUB＝0V、VBULK＝-VA、VNS＝0，通过上述分析可知：当NMOS采样开关不进行信号采样时，D4反偏电压为VA，有效降低了D4的反偏电压；当NMOS采样开关进行信号采样时，D4的反偏电压也为VA，只需满足VA＜VBRK即可，即输入信号电压幅度小于D4反向击穿电压的2倍，因此极大的提高了输入信号电压范围；另外根据PN结电容公式可知，在NMOS采样开关进行信号采样时，电容C0容值不变，有效解决了C0非线性问题，提高了采样线性度。
以上所述，仅是本发明的较佳实施例，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本发明的保护范围之内。

Claims (7)

1.深N阱电压动态控制电路，包括PW电压选择电路和NMOS采样开关，其特征在于：还设置有电荷泵电路及DNW电压选择电路，所述NMOS采样开关的PW连接PW电压选择电路的输出、NMOS采样开关的DNW连接DNW电压选择电路的输出，PW电压选择电路的两个输入分别连接输入信号VIN和偏置电压VBULK，电荷泵电路的三个输入分别连接偏置电压VTOP、偏置电压VBOT和输入信号VIN，电荷泵电路的输出连接DNW电压选择电路的一个输入；DNW电压选择电路的另一个输入连接偏置电压VNS。
2.根据权利要求1所述的深N阱电压动态控制电路，其特征在于：所述NMOS采样开关的栅极连接驱动信号VG、源极接输入信号VIN、漏极连接输出信号VOUT、PSUB连接参考地GND。
3.根据权利要求2所述的深N阱电压动态控制电路，其特征在于：所述参考地GND为相对于NMOS开关内部电路所形成的0V。
4.根据权利要求1或 2或 3所述的深N阱电压动态控制电路，其特征在于：所述偏置电压VTOP、偏置电压VBOT、偏置电压VBULK和偏置电压VNS均采用固定偏置电压。
5.根据权利要求1或 2或 3所述的深N阱电压动态控制电路，其特征在于：所述NMOS采样开关用于实现信号采样功能；
所述电荷泵电路，用于实现电压自举功能；
所述DNW电压选择电路根据NMOS采样开关工作状态对DNW电压进行分时动态控制；
所述PW电压选择电路根据NMOS采样开关工作状态动态控制PW电压。
6.根据权利要求5所述的深N阱电压动态控制电路，其特征在于：所述电荷泵电路采用开关电路和电容电路实现电压自举功能。
7.根据权利要求1或 2或 3或6所述的深N阱电压动态控制电路，其特征在于：所述DNW电压选择电路和PW电压选择电路皆由相互并联的两组开关电路所构成。
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