CN110970407A - 集成电路封装件和方法 - Google Patents

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Abstract

一种器件封装件，包括：第一管芯，在界面处直接接合至第二管芯，其中，界面包括导体至导体接合。器件封装件还包括：密封剂，围绕第一管芯和第二管芯；和多个通孔，延伸穿过密封剂。多个通孔邻近第一管芯和第二管芯设置。器件封装件还包括：多个热通孔，延伸穿过密封剂；和重分布结构，电连接至第一管芯、第二管芯和多个通孔。多个热通孔位于第二管芯的表面上并邻近第一管芯设置。本发明实施例涉及集成电路封装件和方法。

Description

集成电路封装件和方法
技术领域
本发明实施例涉及集成电路封装件和方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体工业经历了快速增长。在大多数情况下，集成密度的提高是由最小部件尺寸的迭代减少引起的，其允许将更多组件集成到给定区域中。随着对缩小电子器件的需求的增长，出现了对更小和更有创意的半导体管芯封装技术的需求。这种封装***的一个实例是叠层封装(PoP)技术。在PoP器件中，顶部半导体封装件堆叠在底部半导体封装件的顶部上，以提供高水平的集成度和组件密度。PoP技术通常能够在印刷电路板(PCB)上生产具有增强功能和小占位面积的半导体器件。
发明内容
根据本发明的一些实施例，提供了一种器件封装件，包括：第一管芯，在界面处直接接合至第二管芯，其中，所述界面包括导体至导体接合；密封剂，围绕所述第一管芯和所述第二管芯；多个通孔，延伸穿过所述密封剂，其中，所述多个通孔邻近所述第一管芯和所述第二管芯设置；多个热通孔，延伸穿过所述密封剂，其中，所述多个热通孔设置于所述第二管芯的表面上并邻近所述第一管芯；以及重分布结构，电连接至所述第一管芯、所述第二管芯和所述多个通孔。
根据本发明的另一些实施例，还提供了一种封装件包括：第一管芯，接合至第二管芯，其中，所述第一管芯的背面直接接合至所述第二管芯的正面；密封剂，封装所述第一管芯和所述第二管芯；重分布结构，电连接至所述第一管芯和所述第二管芯；多个热通孔，从所述第一管芯的表面延伸至与所述重分布结构相对的所述密封剂的表面；以及多个通孔，从所述重分布结构延伸至与所述重分布结构相对的所述密封剂表面。
根据本发明的又一些实施例，还提供了一种形成封装件的方法，包括：将第一管芯混合接合至第二管芯；在所述第一管芯和所述第二管芯上方并沿着所述第一管芯和所述第二管芯的侧壁沉积晶种层；在所述第一管芯上方的所述晶种层的表面上镀多个热通孔；将所述第一管芯、所述第二管芯和所述多个热通孔封装在密封剂中；平坦化所述密封剂以暴露所述第二管芯和所述多个热通孔；以及在所述第二管芯的与所述第一管芯的相对的侧上形成重分布结构。
附图说明
当结合附图进行阅读时，通过以下详细描述可更好地理解本发明的方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1O是根据一些实施例的制造半导体封装件的中间步骤的截面图。
图2A至2I是根据一些实施例的制造半导体封装件的中间步骤的截面图。
图3A至图3H是根据一些实施例的制造半导体封装件的中间步骤的截面图。
图4A至4D是根据一些实施例的制造半导体器件的中间步骤的截面图。
图5A至5D是根据一些实施例的制造半导体器件的中间步骤的截面图。
图6A至6D是根据一些实施例的制造半导体器件的中间步骤的截面图。
图7A至7D是根据一些实施例的制造半导体器件的中间步骤的截面图。
在整个附图中，除非另有说明，否则相同的附图标记表示使用相同工艺形成的相同组件。
具体实施方式
为了实施本发明的不同部件，以下公开内容提供了许多不同的实施例或实例。在下面描述组件和布置的特定实例以简化本发明。当然这些仅是实例并不打算用于限定本发明。例如，在下面的描述中在第二部件上方或者在第二部件上形成第一部件可以包括其中第一部件和第二部件形成为直接接触的实施例，并且也可以包括其中可以在第一和第二部件之间形成额外的部件，使得第一和第二部件可以不直接接触的实施例。另外，本公开可以在各种示例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身并不表示所讨论的多个实施例和/或配置之间的关系。
此外，空间相对位置术语，例如“在...下面”、“在...下方”、“下部”、在...上方”、“上部”等在本文中可以用于方便描述以说明如附图所示的一个组件或部件与另一个(或另一些)组件或部件的关系。除了附图中描述的方位之外，空间相对位置术语旨在包含器件在使用中或操作中的不同方位。装置可以以其他方式定向(旋转90度或位于其他方位)，相应地，可以同样解释本文中使用的空间相对位置描述符。
根据一些实施例，堆叠管芯(例如，接合至第二管芯的第一管芯)封装在密封剂中并电连接至重分布结构以形成集成电路封装件(也称为半导体封装件)。封装件中的每个管芯可以是已通过一个或多个芯片探针(CP)测试的已知良好的管芯(KGD)。第一管芯(例如，应用处理器(AP))可以混合接合至第二管芯(例如，存储器)。在示例性的混合接合配置中，第一管芯的绝缘层(或半导体层)可以直接接合至第二管芯的绝缘层(或半导体层)，并且第一管芯的导电接合焊盘直接接合至第二管芯的导电接合焊盘。通过混合接合第一管芯和第二管芯，可以减小接合结构的厚度，并且可以以更大的密度将接合结构封装在其他组件(例如，其他管芯和/或重分布结构)内。此外，示例性封装件还可以包括从堆叠管芯延伸穿过密封剂的通孔。通孔可以是导热的(例如，穿过封装件提供散热)。此外，通孔可以或可以不提供与堆叠管芯的电连接。多个示例性封装件可以提供以下非限制性优点中的一个或多个：通过在封装之前使用KGD来检测不良芯片来节约成本，从而提高产量并减少浪费和/或成本；改善散热；提供均匀的或异构的管芯类型和/或管芯尺寸的多管芯堆叠；提高管芯堆叠中的灵活性；提高信号传输性能；并集成到晶圆至晶圆接合工艺和/或其他工艺中，以便于制造和节省成本。
图1A至图1O是根据一些实施例的用于形成半导体封装件100(图1O中所示)的工艺的中间步骤的截面图。
参考图1A，示出了半导体管芯200。图1F示出了部分实施例管芯200的部分的详细截面图，为了清楚可以在此处参考。此外，管芯200可以具有如图4A至图4D的管芯200A、图5A至图5D的管芯200B、图6A至图6D的管芯200C、或图7A至图7D的管芯200D的任意管芯配置。管芯200可以是裸芯片半导体管芯(例如，未封装的半导体管芯)。例如，管芯200可以是逻辑管芯(例如，应用处理器(AP)、中央处理单元、微控制器等)、存储器管芯(例如，动态随机存取存储器(DRAM)管芯、混合内存立方体(HBC)、静态随机存取存储器(SRAM)管芯、宽输入/输出(宽IO)存储器管芯、磁阻式随机存取存储器(mRAM)管芯、阻变式随机存取存储器(rRAM)管芯等)、电源管理管芯(例如，电源管理集成电路(PMIC)管芯)、射频(RF)管芯、传感器管芯、微机电***(MEMS)管芯、信号处理管芯(例如，数字信号处理(DSP)管芯)、前端管芯(例如，模拟前端(AFE)管芯)、生物医学管芯等。在具体实施例中，管芯200的表面积可以是约100mm2，但是在其他实施例中，管芯200可以具有不同的尺寸。
可以根据适当的制造工艺处理管芯200以在管芯200中形成集成电路。例如，管芯200中的每一个可以包括半导体衬底202，诸如掺杂或未掺杂的硅或绝缘体上半导体(SOI)衬底的有源层。半导体衬底202可以包括诸如锗的其他半导体材料；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。也可以使用其他衬底，诸如多层或梯度衬底。诸如晶体管、二极管、电容器、电阻器等的器件可以形成在半导体衬底202中和/或上并且可以通过互连结构206互连，互连结构206例如包括半导体衬底202上的一个或多个介电层(例如，图4A中的层206A和206B)中的金属化图案(例如，图4A中的金属化图案206C和206D)。衬底202上的互连结构20 6和器件形成一个或多个集成电路。
每个管芯200还包括可以电连接至互连结构206中的金属化图案的通孔204。通孔204可以包括导电材料(例如，铜)并且可以从互连结构206延伸至衬底202中。可以在衬底202中的至少部分通孔204周围形成绝缘阻挡层(例如，图1F中的阻挡层204A)。例如，绝缘阻挡层可以包括氧化硅、氮化硅、氧氮化硅等，并且可以用于将通孔204与衬底202物理隔离和电隔离。在后续的工艺步骤中，可以减薄衬底202以暴露通孔204。在减薄之后，通孔204提供从衬底202的背面至衬底202的正面的电连接。
每个管芯200还包括接触焊盘(例如，图1F中的接触焊盘210)，以用于制造与互连结构206和器件的外部连接。接触焊盘可以包括铜、铝(例如，28K铝)或其它导电材料。在一些实施例中，接触焊盘可包括导电柱，导电柱上设置有焊帽(例如，图5A中的导电柱210A和焊帽210B)。在一些实施例中，可以可选地在接触焊盘上形成导电连接件(例如，如图6A和图7A所示)。在一些实施例中，接触焊盘具有约90μm的节距(例如，相邻的接触焊盘之间的距离)和约50μm的临界尺寸(CD)。接触焊盘的CD可以是指俯视图中的焊盘的直径。在其他实施例中，接触焊盘的其他尺寸也是可预期的。如图1A、图1B和图1F所示，在可被称为管芯200的有源面或正面220上设置接触焊盘。管芯200的有源面/正面220可以是指半导体衬底202的其上形成有源器件的面。管芯200的背面222可以是指半导体衬底的与有源面/正面相对的面。
在互连结构206上设置钝化膜(例如，图1F中的钝化膜208)，并且在钝化膜的顶面处暴露接触焊盘。钝化膜可以包括氧化硅(例如，SiO2)、氮氧化硅、氮化硅等。在一些实施例中，诸如接触焊盘210的焊盘可以在钝化膜的顶面之上延伸。
管芯200可以形成为较大晶圆(例如，彼此连接以及与其他管芯连接)的一部分。随后，如图1A所示，管芯200可以被彼此分割并且与晶圆的其他部件分割。分割工艺可以包括机械锯切、激光切割、等离子切割、它们的组合等。
在分割工艺之后，可以(例如，使用图4A/图6A中的接触焊盘210或图6A/图7A中的柱230/焊帽232)对每个管芯200施加芯片探针(CP)测试。CP测试检查管芯200的电气功能，并且通过CP测试的管芯被称为已知良好的管芯(KGD)。没有通过CP测试的管芯200被丢弃或修复。以这种方式，提供KGD用于封装，这减少了封装不良管芯的浪费和费用。
在CP测试之后，在每个KGD的接触焊盘和互连结构206上方形成接合层214。接合层214可以包括能够形成电介质至电介质接合的任何材料。例如，接合层214可以包括氧化硅(例如，SiO2)、氮氧化硅、氮化硅等。导电部件(例如，图1F、图4D、图5D或图6C中的接触焊盘218)可以设置在接合层214中，并且在管芯200的正面220处暴露。例如通过延伸穿过介电层(例如，图1F中的层212)的导电通孔(例如，图1F、图4D、图5D或图6C中的导电通孔216)，导电部件可以电连接至管芯的接触焊盘。介电层可以包括原硅酸四乙酯(TEOS)等，并且可以提供介电层以提供在其上形成接合层214的平坦表面。接合层214和导电部件可以具有下面参考图4A至图4D、图5A至图5D、图6A至图6D、或图7A至图7D讨论的任何配置和/或形成工艺。在其他实施例中，接合层214可以形成在管芯200的正面220上方，而在接合层214中没有设置任何的导电部件(例如，如图4C、图5C、图6C或图7C所示)。
在图1B中，将分割的管芯200朝下附接至载体衬底102，使得可以在载体衬底102上同时形成多个封装件。每个管芯可以设置在具有足够大的俯视区域的区域中，以支持在管芯200周围和上方形成后续的扇出部件。例如，当管芯200具有约100mm2的表面积时，管芯200所放置的区域的表面积可以是约160mm2。其他实施例可以采用不同的尺寸。载体衬底102可以是玻璃载体衬底、陶瓷载体衬底等。载体衬底102可以是晶圆，使得可以在载体衬底102上同时形成多个封装件。
管芯200朝下设置，使得管芯200的正面220面向载体衬底102，并且管芯200的背面222远离载体衬底102。在一些实施例中，通过释放层将管芯200附接至载体衬底102，管芯200的接合层214可以与释放层接触。释放层可以由基于聚合物的材料形成，释放层可以与载体衬底102一起从管芯200被去除，并且将在后续步骤中形成其他的上面的结构。在一些实施例中，释放层是诸如光热转换(LTHC)释放涂层的基于环氧树脂的热释放材料，热释放材料在加热时失去其粘合性。在其他实施例中，释放层可以是紫外(UV)胶，当紫外胶暴露于UV光时失去其粘合性。释放层可以以液体被分配和固化，释放层可以是层压在载体衬底102上的层压膜等。释放层的顶面可以是齐平的并且可以具有高度的平坦性。在其他实施例中，例如通过将接合层214熔融接合至载体102，管芯200可以熔融接合至载体102。熔融接合可以在接合层214和载体102之间形成电介质至半导体接合。
在图1C中，可以对管芯200施加减薄工艺以暴露通孔204。减薄去除通孔204上方的部分衬底202。在一些实施例中，减薄可以进一步去除通孔204上的阻挡层的横向部分以暴露通孔204。减薄工艺可包括执行化学机械抛光(CMP)、研磨、回蚀刻(例如，湿蚀刻)等。在减薄之后，管芯200的高度H1可以是20μm或更小。通过将管芯200减薄至该高度，可以在完成的封装件100中观察到器件密度和电性能的改善。
图1D示出了管芯带104上的多个半导体管芯300。图1F示出了部分管芯300的详细视图。管芯300可以具有与针对管芯200所描述的结构类似的结构，这里不再重复细节。管芯300中的部件的材料可以通过参考管芯200中的相同部件得到，相同部件在管芯200中以数字“2”开头，这些部件对应于管芯300中的部件并且具有以数字“3”开头的附图标记。在具体实施例中，管芯300是存储器管芯，但是也可以使用其他类型的管芯。
管芯300可以形成为较大晶圆(例如，彼此连接以及与其他管芯300连接)的一部分。在管芯300中形成多个部件之后，可以施加减薄工艺以减薄管芯300至高度H2。例如，在具体实施例中，管芯300可以从约780μm或更大的初始高度减薄至约160μm或更小的高度。通过将管芯300减薄至该高度，可以在完成的封装件100中观察到器件密度和电性能的改善。此外，在形成各个部件期间，管芯300更厚，以便在形成期间为部件提供足够的物理支撑。
随后，如图1D所示，管芯300可以被彼此分割并且与晶圆的其他部件分割。分割工艺可以包括机械锯切、激光切割、等离子切割、它们的组合等。
在分割工艺之后，可以使用管芯300的焊盘(例如，图1F中的焊盘310)对每个管芯300施加芯片探针(CP)测试。CP测试检查管芯300的电气功能以识别KGD。未通过CP测试的管芯300被丢弃或修复。以这种方式，提供KGD用于封装，这减少了封装不良管芯的浪费和费用。
在CP测试之后，在每个KGD的焊盘和互连结构306上方形成接合层314。接合层314可以类似于接合层214。导电部件(例如，图1F中的接触焊盘318)可以设置在接合层314中，并且在管芯300的正面320处暴露。例如通过延伸穿过介电层(例如，图1F中的层312)的导电通孔(例如，图1F中的导电通孔316)，导电部件可以电连接至管芯的焊盘。介电层可以包括TEOS等，并且可以提供介电层以提供在其上形成接合层314的平坦表面。图1F示出了具有使用与下面参考图4A至图4D所讨论的方法类似的方法形成的接合层314的管芯300。在其他实施例中，可以使用诸如下面参考图5A至图5D、图6A至图6D或图7A至图7D讨论的不同的方法处理管芯300的接合层314。
在图1E中，例如以混合接合配置，将管芯300接合至管芯200。管芯300朝下设置，使得管芯300的正面320面向管芯200，并且管芯300的背面322远离管芯200。管芯300在界面106处接合至管芯200。管芯300可具有比管芯200更小的表面积。例如，在管芯200的相应表面积为约100mm2的实施例中，管芯300中的每一个可具有30mm2的表面积。其他实施例可以采用其他尺寸。管芯200横向延伸经过管芯300，并且在管芯200和管芯300接合之后暴露管芯200的部分背面222。通过使管芯200的部分背面222暴露，可以在后续的工艺步骤中在管芯200的背面222上形成热通孔(例如，热通孔112A，参见图1I)。
图1F示出了接合至管芯300的管芯200的区域107的详细视图。尽管图1F示出了管芯200具有导电通孔216和接触焊盘218，但是这些部件是可选的并且可以被排除在外，使得接合层214不包括形成在其中的导电材料(例如，如图4C、图5C、图6C或图7C所示)。如图1F所示，混合接合工艺通过熔融接合在界面104处将管芯300的层314直接接合至管芯200的半导体衬底202。在一个实施例中，衬底202和接合层314之间的接合可以是氧化物至半导体接合或氧化物至氧化物接合(例如，利用衬底202的背面322处的自然氧化层或沉积在衬底202的背面322上的氧化物层)。混合接合工艺还通过直接的金属至金属接合在界面106处将管芯300的接触焊盘318直接接合至管芯200的通孔204。因此，通过接触焊盘318与通孔204的物理连接来提供管芯200和管芯300之间的电连接。
作为示例，例如通过将接触焊盘318与通孔204对准，混合接合工艺开始于将管芯200与管芯300对准。当管芯200和管芯300对准时，接触焊盘318可以与对应的通孔204重叠。接下来，混合接合包括预接合步骤，在此期间放置每个管芯200与相应的管芯300接触。混合接合工艺继续执行退火，例如，在约150℃至约400℃的温度下持续约0.5小时至约3小时的时间，使得接触焊盘318中的铜和通孔204相互扩散，因此形成直接的金属至金属接合。
在图1G中，在管芯200、管芯300和载体102的暴露表面以及侧壁上方形成晶种层108。在一些实施例中，晶种层108是金属层，金属层可以是单层或者是包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层108包括钛层和钛层上方的铜层。在一个实施例中，晶种层108包括
Figure BDA0001985176980000091
厚的钛层和
Figure BDA0001985176980000092
厚的铜层。晶种层108可以例如使用PVD等来形成。
在图1H中，然后在晶种层108上形成并图案化光刻胶110(例如，干膜)。光刻胶110可以通过旋涂等来形成，并且可以暴露于光以进行图案化。在一个实施例中，将干膜沉积至约240μm或更高的高度H3，以便为后续形成的导电部件提供足够的支撑。光刻胶110的图案对应于热通孔112A和通孔112B(参见图1I和图1J)。图案化形成穿过光刻胶110的开口以暴露晶种层108。
如图1H进一步示出的，在光刻胶110的开口中和晶种层108的暴露部分上形成导电材料112。导电材料112可以通过镀来形成，诸如电镀或化学镀等。导电材料112可以包括金属，如铜、钛、钨、铝等。
然后，在图1I中，去除光刻胶110和晶种层108的其上未形成导电材料112的部分。可以通过可接受的灰化或剥离工艺来去除光刻胶110，诸如使用氧等离子体等。一旦去除光刻胶110，则诸如通过使用可接受的蚀刻工艺(例如通过湿蚀刻或干蚀刻)，去除晶种层108的暴露部分。晶种层108的剩余部分和导电材料112形成热通孔112A和通孔112B。具体地，热通孔112A形成在管芯200的顶面上，通孔112B邻近管芯200(例如，直接在载体102的顶面上)形成。在一些实施例中，热通孔112A的节距(例如，相邻的热通孔之间的间距)可以是约70μm，热通孔112A的CD可以是约50μm。热通孔112A的CD可以是指俯视图中热通孔112A的宽度。其他尺寸也是可能的。
图1J示出了热通孔112A和通孔112B的平面图。热通孔112A和通孔112B可以具有不同的形状。例如，热通孔112A可以是细长的(例如，矩形)以增加热通孔112A的表面积。在一些实施例中，热通孔可以在至少一个方向上横向延伸经过管芯300的侧壁并且比管芯300长。在完成的封装件100中，热通孔112A用于从管芯200散去热量，因此，增加的表面积可以有利地增加热通孔112A的散热能力。通孔112B可以在俯视图中具有圆形形状并且围绕管芯200的***。通孔112B可以用于在完成的封装件100中传输信号，因此较小的表面积可以有益于增加密度并改善信号路由能力。应当理解，在其他实施例中，热通孔112A和/或通孔112B可以具有不同的形状。在一些实施例中，热通孔112A与管芯200和300中的任何有源器件电隔离，并且热通孔112A可以不用于电气路由。在这样的实施例中，热通孔112A可以被称为伪部件。在其他实施例中，热通孔112A可以电连接至管芯200中的有源器件，并且热通孔112A可以用于电气路由。
在图1K中，在多个组件上形成密封剂114。密封剂114可以是模塑料、环氧树脂等，并且可以通过压缩模塑、传递模塑等来施加。密封剂114分配在通孔112B、热通孔112A、管芯200和管芯300周围。在一个实施例中，密封剂114以液体形式分配。然后固化密封剂114，并且可以可选地通过例如研磨或化学机械抛光(CMP)工艺被平坦化。在平坦化之后，密封剂114、管芯300、热通孔112A和通孔112B的顶面基本上是齐平的。热通孔112A提供从管芯200的表面穿过密封剂114的散热，并且通孔112B在密封剂114的相对表面之间提供电通路。
在形成密封剂114之后，如图1L所示，可以在密封剂114、热通孔112A、通孔112B和管芯300上沉积介电层122。在一些实施例中，介电层122由可以使用光掩模被图案化的光敏材料形成，诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等。介电层122可以通过旋涂、层压、CVD等或它们的组合来形成。在一些实施例中，介电层122的厚度可以是约7μm或更小，但是在其他实施例中介电层122可以具有不同的尺寸。通过具有在该范围内的介电层122，可以实现堆叠部件的增加的密度。
在沉积介电层122之后，可以将载体衬底116附接至介电层122的相对于管芯200和300的相对侧。为了附接载体衬底116，部分制造的封装件100的多个部件可以被翻转使得密封剂114、管芯200/300、热通孔112A和通孔112B设置在介电层122和载体衬底116上方。
载体衬底116可以类似于上述的载体衬底102。在一些实施例中，载体衬底102和载体衬底116可以是不同的。例如，载体衬底102可以是硅衬底，载体衬底116可以是玻璃衬底，诸如具有约7.2的热膨胀系数(CTE)的玻璃衬底。载体衬底116的厚度可以是约1000μm或更大，以为设置在其上的部件提供足够的支撑。
载体衬底116可通过一个或多个粘合层(诸如，管芯附接膜(DAF)120)以及光热转换(LTHC)膜118附接至介电层122。在一些实施例中，LTCH膜118可具有约1％的透射率和约1μm的厚度，以允许容易附接和后续去除载体衬底116。如图1L进一步示出的，在附接了载体衬底116之后，可以去除载体衬底102。可以使用任何合适的工艺来执行载体衬底102的去除，诸如通过研磨、湿蚀刻、干蚀刻、它们的组合等。
在图1L中，导电通孔112B是凹进的，例如，通过去除留在通孔112B中的部分晶种层108(参见图1K)。去除部分晶种层108可以使用任何合适的工艺来完成，诸如干蚀刻、激光后干式清洁(PLDC)、它们的组合等。在去除部分晶种层108时，可以在密封剂114和管芯200上方设置图案化掩模124。在去除晶种层108以暴露下面通孔112B的导电材料(例如，铜)时，图案化掩模124保护密封剂114和管芯200的区域。在一些实施例中，通孔112B具有约300μm的节距(例如，相邻的通孔112B之间的距离)和约190μm的CD。通孔112B的CD可以是指俯视图中通孔112B的直径。在其他实施例中，也考虑了通孔112B的其他尺寸。去除部分晶种层108可以使通孔112B的顶面设置为低于模塑料114的顶面。
在一些实施例中，图案化掩模124可以进一步暴露管芯200的区域以用于图案化。例如，在一些实施例中，可以使用干蚀刻工艺来图案化接合层214，并形成暴露设置在接合层214下面的管芯200的接触焊盘的开口(例如，接触焊盘210，参见图1F)。特别是在接合层214没有形成在其中的任何导电部件的实施例中，诸如，当接触焊盘218(见图1F)没有形成在接合层214中时，可以暴露接合层214下面的接触焊盘。在其他实施例中，当接触件(例如，接触焊盘)形成在接合层214中时，图案化掩模124可以不暴露接合层214的任何区域，并且接合层214不被图案化以暴露任何的下面的接触焊盘。在暴露通孔112B和(可选地)接合层214下面的接触焊盘之后，可以去除掩模层124。
在图1N中，在模塑料114、通孔112B和接合的管芯200/300上方形成重分布结构150。重分布结构150包括介电层126、128、130和132；金属化图案134、136和138；以及凸块下金属(UBM)。金属化图案也可以称为重分布层或重分布线。示出的重分布结构150为示例。可以在第一重分布结构150中形成更多或更少的介电层和金属化图案。如果要形成更少的介电层和金属化图案，则可以省略下面讨论的步骤和工艺。如果要形成更多的介电层和金属化图案，则可以重复下面讨论的步骤和工艺。
作为形成重分布结构150的示例，在模塑料114、通孔112B和管芯200的接合层上沉积介电层126。在一些实施例中，介电层126由可以使用光掩模被图案化的光敏材料形成，诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等。介电层126可以通过旋涂、层压、CVD等或它们的组合来形成。可以将介电层126沉积至适于为上面的金属化图案提供绝缘的足够的厚度。例如，在一个实施例中，介电层126可以具有约5μm的厚度。其他厚度也是可能的。然后图案化介电层126。图案化形成暴露部分通孔112B和管芯200的接触件的开口(例如，如果存在，接触焊盘318、接触焊盘210等，参见图1F)。图案化可以是通过可接受的工艺，诸如当介电层126是光敏材料时通过将介电层126曝光，或者通过使用例如各向异性蚀刻的蚀刻。如果介电层126是光敏材料，则可以在曝光之后显影介电层126。
然后形成金属化图案134。金属化图案134电连接至管芯200的通孔112B和接触件(例如，如果存在，接触焊盘318、接触焊盘210等，参见图1F)。每个管芯200中的TSV提供穿过管芯200到相应管芯300的电连接。金属化图案134包括在介电层126的主表面上的并沿介电层126的主表面延伸的导电线。金属化图案134还包括延伸穿过介电层126的导电通孔。为了形成金属化图案134，在介电层126上方和在穿过介电层126延伸的开口中形成晶种层。在一些实施例中，晶种层是金属层，金属层可以是单层或是包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。可以例如使用PVD等来形成晶种层。然后在晶种层上形成并图案化光刻胶。光刻胶可以通过旋涂等来形成，并且可以曝光以进行图案化。光刻胶的图案对应于金属化图案134。图案化形成穿过光刻胶的开口以暴露晶种层。然后在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀来形成，诸如电镀或化学镀等。导电材料可包括金属，如铜、钛、钨、铝等。导电材料和下面的晶种层的部分的组合形成金属化图案134。去除光刻胶和晶种层的其上未形成导电材料的部分。可以通过可接受的灰化或剥离工艺来去除光刻胶，诸如使用氧等离子体等。一旦去除光刻胶，则诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)来去除晶种层的暴露部分。
在金属化图案134和介电层126上沉积介电层128。介电层128可以以与介电层126类似的方式形成，并且可以由与介电层126相同的材料形成。可以将介电层128沉积至适于为上面的金属化图案和下面的金属化图案提供绝缘的足够的厚度。在一些实施例中，介电层128比介电层126更厚，以允许介电层128容纳金属化图案134。例如，在一个实施例中，介电层128可具有约7μm的厚度。其他厚度也是可能的。
然后形成金属化图案136。金属化图案136包括在介电层128的主表面上的并沿着介电层128的主表面延伸的导电线。金属化图案136还包括延伸穿过介电层128的导电通孔，以物理连接和电连接至金属化图案134。金属化图案136可以以与金属化图案134类似的方式形成，并且可以由与金属化图案136相同的材料形成。
在金属化图案136和介电层128上沉积介电层130。介电层130可以以与介电层126类似的方式形成，并且可以由与介电层126相同的材料形成。可以将介电层130沉积至适于为上面的金属化图案和下面的金属化图案提供绝缘的足够的厚度。在一些实施例中，介电层130比介电层126更厚，以允许介电层130容纳金属化图案136。例如，在一个实施例中，介电层130可具有约7μm的厚度。其他厚度也是可能的。
然后形成金属化图案138。金属化图案138包括在介电层130的主表面上并沿着介电层130的主表面延伸的导电线。金属化图案138还包括延伸穿过介电层130的导电通孔，以物理连接和电连接到金属化图案136。金属化图案138可以以与金属化图案134类似的方式形成，并且可以由与金属化图案134相同的材料形成。
每个金属化图案134、136和138的厚度可以与其他金属化图案134、136和138相同或不同。在一个实施例中，金属化图案138可以比金属化图案136和134更厚。例如，金属化图案138的厚度可以是约5μm，并且每个金属化图案136和134可以具有约4μm的厚度。其他厚度也是可能的。每个金属化图案134、136和138的厚度还可以对应于相应的金属化图案134、136和138的功能。例如，提供电源线和/或地线的金属化图案可以比提供信号路由的金属化图案更厚。
在金属化图案138和介电层130上沉积介电层132。介电层132可以以与介电层126类似的方式形成，并且可以由与介电层126相同的材料形成。可以将介电层132沉积至适于为上面的UBM和下面的金属化图案提供绝缘的足够的厚度。在一些实施例中，介电层132比介电层130和126更厚，以允许介电层132容纳金属化图案138和UBM 140。例如，在一个实施例中，介电层132可以具有约8μm的厚度。其他厚度也是可能的。
UBM 140形成在介电层132上并且延伸穿过介电层132。作为形成UBM 140的示例，可以图案化介电层132以形成暴露部分金属化图案138的开口。图案化可以通过可接受的工艺，诸如当介电层132是光敏材料时通过将介电层132曝光，或者通过使用例如各向异性蚀刻的蚀刻。如果介电层132是光敏材料，则可以在曝光之后显影介电层132。用于UBM 140的开口可以比用于金属化图案134、136和138的导电通孔部分的开口更宽。在介电层132上方和开口中形成晶种层。在一些实施例中，晶种层是金属层，金属层可以是单层或是包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。可以使用例如PVD等来形成晶种层。然后在晶种层上形成并图案化光刻胶。光刻胶可以通过旋涂等来形成，并且可以曝光以进行图案化。光刻胶的图案对应于UBM 140。图案化形成穿过光刻胶的开口以暴露晶种层。在光刻胶的开口中和晶种层的暴露部分上形成导电材料。导电材料可以通过镀来形成，诸如电镀或化学镀等。导电材料可包括金属，如铜、钛、钨、铝等。然后，去除光刻胶和晶种层的其上未形成导电材料的部分。可以通过可接受的灰化或剥离工艺来去除光刻胶，诸如使用氧等离子体等。一旦去除光刻胶，则诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)去除晶种层的暴露部分。晶种层的剩余部分和导电材料形成UBM 140。在不同地形成UBM 140的实施例中，可以使用更多的光刻胶和图案化步骤。
在UBM 140上形成导电连接件142。导电连接件142可以是BGA连接件、焊球、金属柱、可控坍塌芯片连接(C4)凸块、微凸块、化学镀镍-化学镀钯-浸金技术(ENEPIG)形成的凸块等。导电连接件142可以包括导电材料，诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合。在一些实施例中，通过最初形成焊料层来形成导电连接件142，焊料层通过诸如蒸发、电镀、印刷，焊料转移、球放置等常用方法来形成。一旦在结构上形成了焊料层，便可以执行回流以将材料成形为期望的凸块形状。在另一个实施例中，导电连接件142是通过溅射、印刷、电镀、化学镀、CVD等形成的金属柱(诸如铜柱)。金属柱可以是无焊料的并且具有基本垂直的侧壁。在一些实施例中，在金属柱连接件142的顶部上形成金属盖层(未示出)。金属盖层可包括镍、锡、锡铅、金、银、钯、铟、镍-钯-金，镍-金等或它们的组合，并且可以通过镀工艺来形成。
如图1N进一步示出的，可以将无源器件144接合至金属化图案138。示例性无源器件144可以包括电阻器、电容器、电感器、它们的组合等。无源器件144可以是接合至形成在金属化图案138上的UBM 140'的倒装芯片。在一些实施例中，UBM 140'可以比其上设置导电连接件142的UBM 140具有更小的间距。底部填充物146可以在无源器件144下方和UBM 140'周围流动。
在图1O中，执行载体衬底去接合(de-bond)以将载体衬底116与介电层122分离(去接合)。根据一些实施例，去接合包括在LTHC膜118上投射诸如激光或者的UV光的光，使得LTHC膜118在光的热量下分解并且可以去除载体衬底116。在去除载体衬底116之后，可以施加清洁工艺以去除DAF 120。
在去除载体衬底116之后，形成穿过介电层122的开口以暴露部分通孔112B。例如，可以使用激光钻孔、蚀刻等来形成开口。
在暴露通孔112B之后，可使用例如延伸穿过介电层122的导电连接件148将另一个封装组件152接合至通孔112B。另一个封装组件152可以是裸芯片(例如，类似于管芯200的管芯)、包括一个或多个芯片的封装器件(例如，存储器封装件，诸如动态随机存取存储器(DRAM)封装件等)、中介板(interposer)、印刷电路板等。
在封装组件152接合至通孔112B之前或之后，通过沿着划线区域(例如，在其上形成有重分布结构150的晶圆的相邻区域之间)进行锯切来执行分割工艺。锯切将第一封装区域与第二封装区域分割以提供单独的器件封装件100。
器件封装件100包括混合接合至相应管芯300的管芯200。管芯200和300封装在密封剂114中，并且热通孔112A从管芯200的表面延伸穿过密封剂114。热通孔112A为管芯200提供穿过密封剂114的散热。在一些实施例中，热通孔112A是伪部件并且与封装件100中的其他组件电隔离。在其他实施例中，热通孔112A还为重分布结构150和管芯200中的导电部件(例如，金属化图案134、136和138、UMB 140和连接件142)之间提供电连接。封装件100还包括导电通孔112B，导电通孔112B延伸穿过密封剂114，并提供管芯200、管芯300、重分布结构150中的导电部件(例如，金属化图案134、136和138、UMB 140和连接件142)和接合至通孔112B的封装组件(例如，封装组件152)之间的电连接。以这种方式，可以在使用利用芯片至晶圆和/或晶圆至晶圆接合工艺的扇出工艺的器件封装件中实现散热、多芯片堆叠、用于芯片尺寸的灵活设计规则和增强的信号传输性能。
还可以包括其他部件和工艺。例如，可以包括测试结构以帮助3D封装或3DIC器件的验证测试。例如，测试结构可以包括在重分布层中或在衬底上形成的允许测试3D封装或3DIC、使用探针和/或探针卡的测试焊盘等。验证测试可以在中间结构以及最终结构上执行。另外，此处公开的结构和方法可以与结合已知良好管芯的中间验证的测试方法结合使用，以增加产量并降低成本。
图2A至图2H示出了根据可选实施例的制造半导体器件封装件400的中间步骤。器件封装件400可以类似于器件封装件100，其中相同的附图标记表示使用相同工艺形成的相同组件。
参考图2A和图2B，将管芯300接合至管芯200。图2B示出了接合的管芯200/300的区域402的详细视图。尽管图2B示出了具有下面在图4D中描述的配置的管芯300和200，但是管芯200和300可以具有不同的配置，例如，如下面描述的图5D、图6D或图7D所示。在封装件400中，以面对面配置将管芯300接合至管芯200，使得管芯300的正面320面向管芯200的正面220。管芯200的接合层314直接接合至管芯200的接合层214以形成电介质至电介质接合，并且接合层314中的连接件(例如，接触焊盘318)直接接合至接合层214中的连接件(例如，接触焊盘218)以用于导体至导体接合。此外，当管芯200仍然是较大晶圆的一部分时并且在管芯200例如沿着划线401从晶圆分离之前，管芯300可以接合至管芯200。划线401提供相邻管芯200之间的边界。在示出的实施例中，管芯300包括通孔304，管芯200不包括任何通孔。在其他实施例中，管芯200包括通孔(例如，通孔204，参见图4D、图5D、图6D和图7D)。
在图2C中，可以对管芯300施加减薄工艺以暴露通孔304。减薄去除通孔304上方的部分衬底302。在一些实施例中，减薄可以进一步去除通孔304上的阻挡层304A的横向部分(参见图2B)以暴露通孔304。减薄工艺可以进一步使衬底302凹进至通孔304的最顶表面下方，使得通孔304在衬底302之上延伸。减薄工艺可以包括执行CMP、研磨、回蚀刻(例如，湿蚀刻)、它们的组合等。在减薄之前，管芯300的高度可以是约100μm或更大，并且在减薄之后，管芯300的高度H3可以是50μm或更小。通过将管芯300减薄至该高度，可以在完成的封装件400中观察到器件密度和电性能的改善。此外，管芯200的高度可以是约100μm。
在图2C中，在管芯200的接合层214上方以及管芯300的侧壁上方并且沿着管芯300的侧壁沉积钝化介电层404。在一些实施例中，介电层404是具有约220℃或更低的固化温度的低温聚酰亚胺(LTPI)。通过使用LTPI，可以沉积介电层404而不损坏管芯200/300的部件。在一些实施例中，介电层404包括不同的材料。可以通过旋涂、层压、CVD等或它们的组合来形成介电层404。介电层404还可以形成在通孔304的暴露区域周围，诸如在衬底302之上延伸的通孔304的区域。
在图2D中，沿着划线401施加分割工艺以分离相邻的管芯200。分割工艺可以包括机械锯切、激光切割、等离子切割、它们的组合等。
如图2D中进一步示出的，可以在通孔304和介电层404上方形成接触焊盘406。接触焊盘可以电连接至通孔304，并且接触焊盘406可以提供更大的接触区域，用于在后续的工艺步骤中与管芯300进行电连接(例如，当在图2G中形成重分布结构150时)。接触焊盘406可以由与上述金属化图案134类似的材料和类似的工艺形成。在形成接触焊盘406之后，管芯200、管芯300和接触焊盘406的组合高度可以是约180μm或更小。
在图2E中，使用DAF 408将分割的管芯200/300附接至载体衬底116上的介电层122。DAF 408可以与上述的DAF 116类似。介电层122可以通过LTHC膜118附接至载体衬底116。在将分割的管芯200/300附接至载体116之后，在管芯200/300周围形成热通孔112A和通孔112B。具体地，热通孔112A可以形成在与管芯300相邻的管芯200上，通孔112B可以形成在与管芯200相邻的载体116上。热通孔112B可以形成在介电层404上，使得介电层404设置在热通孔112A的底面和管芯200的顶面之间。热通孔112A和通孔112B可以具有与上面参照图1G至图1J描述的热通孔112A和通孔112B类似的配置，并且可以使用与上面参照图1G至图1J描述的热通孔112A和通孔112B类似的工艺形成。
在图2F中，围绕管芯200、管芯300、热通孔112A和通孔112B形成密封剂114。可以执行平坦化以使密封剂114、接触焊盘406、热通孔112A和通孔112B的顶面齐平。
在图2G中，在管芯200、管芯300和密封剂114上方形成重分布结构150。重分布结构包括介电层126、128、130和132；金属化图案134、136和138；UBM 140；和导电连接件142。金属化图案134、136和138可以电连接至通孔112B和接触焊盘406，通孔112B和接触焊盘406提供与管芯200/300的电连接。金属化图案134、136和138可以或可以不电连接至热通孔112A。
在图2H中，例如通过向LTHC膜118施加光来去除载体衬底116。然后图案化聚合物层122，并且可以使用例如延伸穿过介电层122的导电连接件148将另一个封装组件152接合至通孔112B。另一个封装组件152可以是裸芯片(例如，类似于管芯200的管芯)、包括一个或多个芯片的封装器件(例如，存储器封装件，诸如DRAM封装件等)、中介板、印刷电路板等。因此，根据一些实施例形成具有面对面混合接合的管芯200和管芯300的器件封装件400。
图3A至图3H示出了根据可选实施例的制造半导体器件封装件500的中间步骤。器件封装件500可以类似于器件封装件400，其中相同的附图标记表示使用相同工艺形成的相同组件。
参考图3A，将管芯300接合至管芯200。在封装件500中，管芯300可以以与封装件400中的管芯200和300(例如，如图2A和图2B所示)类似的方式面对面接合并且混合接合至管芯200。在管芯300可以接合至管芯200之后，管芯200仍然物理连接在晶圆中。在管芯200和管芯300接合之后，可以对管芯300的衬底302施加减薄工艺以暴露通孔304。在减薄之后，封装件500中的管芯300的高度可以是约20μm或更小。管芯300的其他尺寸也是可能的。得到图3A中所示结构的工艺步骤在上面参考图2A至图2C进行了描述，为简洁这里不再重复。在封装件500中，管芯200包括在接合层214的顶面处暴露的接触焊盘502。接触焊盘502可以与管芯200的有源器件和集成电路电连接或电隔离。接触焊盘502设置在未被管芯300覆盖的管芯200的区域中。
在图3B中，在接触焊盘502上形成热通孔112A。为了形成热通孔112A，在接触焊盘502上形成并图案化光刻胶。光刻胶可以通过旋涂等来形成，并且可以曝光以进行图案化。光刻胶的图案对应于热通孔112A。图案化形成穿过光刻胶的开口以暴露晶种层。然后在光刻胶的开口中和接触焊盘502的暴露部分上形成导电材料。接触焊盘在镀工艺中用作晶种层，不需要单独的晶种层并降低制造成本。导电材料可以通过镀来形成，诸如电镀或化学镀等。导电材料可包括金属，如铜、钛、钨、铝等。可以通过可接受的灰化或剥离工艺来去除光刻胶，诸如使用氧等离子体等。热通孔112A的高度可以是约30μm或更小，并且热通孔112A可以在管芯300之上延伸。热通孔112A的其他尺寸也是可能的。
在图3C中，在管芯300和热通孔112A周围沉积钝化介电层504。介电层504可以包括与介电层404类似的材料，并且可以使用与介电层404类似的工艺形成。介电层504可以覆盖通孔112A、管芯200和通孔314的顶面。
在图3D中，在聚合物层122上形成通孔112B，在载体衬底116上形成聚合物层122。在将管芯200和300附接至载体衬底116之前形成通孔112B。LTHC膜118可以设置在载体衬底116和聚合物层122之间。通孔112B可以具有与上面参照图1G至图1J描述的通孔112B类似的配置，并且可以使用与上面参照图1G至图1J描述的通孔112B类似的工艺形成。载体116上的通孔112B的高度可以在约180μm至约200μm的范围内。通孔112B的其他尺寸也是可能的。
在图3E中，通过DAF 406将接合的管芯200和管芯300附接至载体衬底116。
在图3F中，围绕管芯200、管芯300、热通孔112A和通孔112B形成密封剂114。可以执行平坦化以使密封剂114、管芯300的通孔304、介电层506、热通孔112A和通孔112B的顶面齐平。
在图3G中，在管芯200、管芯300和密封剂114上方形成重分布结构150。重分布结构包括介电层126、128、130和132；金属化图案134、136和138；UBM 140；导电连接件142。金属化图案134、136和138可以电连接至通孔112B和通孔304，通孔112B和通孔304提供至管芯200和300的有源器件的电连接。金属化图案134、136和138可以或可以不与热通孔112A电连接。
在图3H中，例如通过向LTHC膜118施加光来去除载体衬底116。然后图案化聚合物层122，并且可以使用例如延伸穿过介电层122的导电连接件148将另一个封装组件152接合至通孔112B。另一个封装组件152可以是裸芯片(例如，类似于管芯200的管芯)，包括一个或多个芯片的封装器件(例如，存储器封装件，诸如DRAM封装件等)、中间板、印刷电路板等。因此，根据一些实施例形成具有面对面混合接合管芯200和300的器件封装件500。
图4A至图4C示出了根据一些实施例在管芯上方形成接合层的中间步骤的截面图。图4D示出了根据一些实施例在接合层中形成可选的导电部件以提供与管芯内的集成电路的电连接。在图4A中，示出了管芯200A。上面结合图1A描述了管芯200A的细节，并且为了简洁不再重复。
在形成钝化层208和接触焊盘210之后，可以使用焊盘210对管芯200施加CP测试。CP测试检查管芯200的电气功能并识别KGD。当管芯200被识别为KGD时，如图4B所示，在钝化层208和接触焊盘210上方沉积介电层212。介电层212可以包括任何合适的绝缘材料(例如，TEOS等)，并且介电层可以覆盖接触焊盘210的顶面。沉积介电层212可以使用任何合适的工艺来执行，诸如，PVD、CVD、ALD等。在沉积介电层212之后，可以对介电层212的顶面施加平坦化工艺(例如，CMP)。因此，介电层212用作为形成接合层提供平坦顶面的平坦化层。
在图4C中，在介电层212的平坦顶面上方沉积接合层214。接合层214可包括用于形成电介质至电介质接合的任何合适的材料。例如，接合层214可以包括氧化硅、氮化硅、氮氧化硅等。沉积接合层214可以使用任何合适的工艺来执行，诸如PVD、CVD、ALD等。
图4D示出了管芯200中的导电通孔216和接触焊盘218的可选的形成。导电通孔216延伸穿过介电层212和钝化膜208并将接触焊盘218电连接至互连结构206的金属化图案。接触焊盘218设置在接合层214中并在接合层214的顶面处暴露。例如，接合层214和接触焊盘218的顶面可以是基本上平坦的。形成导电通孔216和接触焊盘218可以使用任何合适的工艺来实现，诸如单镶嵌工艺、双镶嵌工艺、镀工艺、它们的组合等。
在图4A至图4D中，管芯200A的导电焊盘210是整体具有相同材料成分的金属焊盘。导电焊盘210的其他配置也是可能的。例如，如图5A至图5D的管芯200B所示，每个导电焊盘210可以包括导电柱210A和设置在导电柱210A上的焊帽210B。图5A至图5D中的管芯200B类似于图4A至图4D中的管芯200A，其中相同的附图标记表示使用相同工艺形成的相同组件。在焊帽210B有利于管芯200的CP测试的实施例中可以包括焊帽210B。在CP测试之后，可以使用回蚀刻工艺等去除焊帽210B。后续的工艺可以类似于上面关于图4B至图4C所讨论的那些工艺。例如，在图4B中，在去除焊帽210B之后，在导电柱210A周围沉积介电层212。平坦化介电层212，并且在介电层212上方沉积接合层214。可选地，在图4D中，在接合层214和介电层212中形成导电部件(例如，导电通孔216和接触焊盘218)以为互连结构206中的导电部件提供电接触。
在图4A至图4D中，直接对接触焊盘210施加CP测试。在其他实施例中，可以在接触焊盘210上方形成用于CP测试的导电连接件，如管芯200C和200D所示或图6A至图6D和图7A至图7D分别示出的。每个管芯200C和200D均包括形成在钝化层208和接触焊盘210上方的钝化层230。钝化层230可以以与钝化层208类似的方式形成，并且可以由与钝化层208相同的绝缘材料或者不同的绝缘材料形成。图案化穿过钝化层230的开口以暴露接触焊盘210。
在暴露接触焊盘210之后，形成穿过钝化层230并且电连接至接触焊盘210的导电连接件238。每个导电连接件238包括晶种层232、导电柱234和焊帽236。为了形成导电连接件238，在钝化层230上方和延伸穿过接触焊盘210上的介电层钝化层230的开口中形成晶种层232。在一些实施例中，晶种层232是金属层，金属层可以是单层或是包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层232包括钛层和钛层上方的铜层。可以使用例如PVD等来形成晶种层。然后在晶种层232上形成并图案化光刻胶。光刻胶可以通过旋涂等来形成，并且可以曝光以进行图案化。光刻胶的图案对应于导电柱234。图案化形成穿过光刻胶的开口以暴露晶种层232。然后在光刻胶的开口中和晶种层的暴露部分上形成导电柱234。导电柱234可以通过镀来形成，诸如电镀或化学镀等。导电柱234可以包括金属，如铜、钛、钨、铝等。接下来，通过镀等在导电柱234上形成焊帽236。去除光刻胶和其上未形成导电材料的部分晶种层。可以通过可接受的灰化或剥离工艺来去除光刻胶，诸如使用氧等离子体等。一旦去除光刻胶，则诸如通过使用可接受的蚀刻工艺(诸如通过湿蚀刻或干蚀刻)，去除晶种层的暴露部分。
然后可以使用导电连接件238对管芯200C或200D施加CP测试。在CP测试之后，可以使用回蚀刻工艺等来去除焊帽236。如图6B所示，也可以去除导电柱234。可选地，如图7B所示，可以在CP测试之后不去除导电柱234并保留导电柱234。在一些实施例中，不去除晶种层232。在其他实施例中，也可以去除晶种层232。后续工艺可以类似于上面关于图4B至图4C所讨论的那些工艺。例如，在图6B/图7B中，在去除部分导电连接件238之后，在钝化层230上方沉积介电层212。平坦化介电层212，并且在介电层212上方沉积接合层214。可选地，在图6D/7D中，在接合层214和介电层212中形成导电部件(例如，导电通孔216和接触焊盘218)，以为互连结构206中的导电部件提供电接触。
根据一些实施例，堆叠管芯(例如，接合至第二管芯的第一管芯)封装在密封剂中并电连接至重分布结构以形成集成电路封装件(也称为半导体封装件)。封装件中的每个管芯可以是已通过一个或多个芯片探针(CP)测试的已知良好的管芯(KGD)。第一管芯(例如，应用处理器(AP))可以混合接合至第二管芯(例如，存储器)。通过混合接合第一管芯和第二管芯，可以减小接合结构的厚度，并且可以以更大的密度将接合结构封装在其他组件(例如，其他管芯和/或重分布结构)内。此外，示例性封装件还可以包括从堆叠管芯延伸穿过密封剂的通孔。通孔可以是导热的(例如，穿过封装件提供散热)。此外，通孔可以或可以不提供与堆叠管芯的电连接。多个实施例的封装件可以提供以下非限制性优点中的一个或多个：通过在封装之前使用KGD来检测不良芯片来节约成本，从而提高产量并减少浪费和/或成本；改善散热；提供均匀的或异构的管芯类型和/或管芯尺寸的多管芯堆叠；提高管芯堆叠的灵活性；提高信号传输性能；并集成到晶圆至晶圆接合工艺和/或其他工艺中以便于制造和节省成本。
根据一个实施例，器件封装件，包括：第一管芯，在界面处直接接合至第二管芯，其中，界面包括导体至导体接合；密封剂，围绕第一管芯和第二管芯；多个通孔，延伸穿过密封剂，其中，多个通孔邻近第一管芯和第二管芯设置；多个热通孔，延伸穿过密封剂，其中，多个热通孔位于第二管芯的表面上并邻近第一管芯设置；以及重分布结构，电连接至第一管芯、第二管芯和多个通孔。在一个实施例中，第一管芯还包括：半导体衬底，其中，第二管芯的介电层在界面处直接接合至半导体衬底；以及穿过衬底的通孔，延伸穿过半导体衬底，其中，第二管芯的接触焊盘在界面处直接接合至穿过衬底的通孔。。在一个实施例中，穿过衬底的通孔将第二管芯电连接至重分布结构。在一个实施例中，第一管芯的介电层在界面处直接连接至第二管芯的介电层，并且其中第一管芯的接触焊盘在界面处直接连接至第一管芯的接触焊盘。在一个实施例中，第一管芯包括延伸穿过半导体衬底的通孔，其中，通孔比半导体衬底延伸的更高。在一个实施例中，器件封装还包括钝化介电层，设置在第二管芯上方并且沿着第一管芯的侧壁。在一个实施例中，钝化介电层设置在多个热通孔的底表面和第二管芯的顶面之间。在一个实施例中，器件封装还包括接触焊盘，位于通孔和钝化介电层上，其中，接触焊盘将通孔电连接至重分布结构。在一个实施例中，多个热通孔与第一管芯和第二管芯中的任何有源器件电隔离。在一个实施例中，多个热通孔与第一管芯中的有源器件电连接。
根据一个实施例，封装件包括：第一管芯，接合至第二管芯，其中，第一管芯的背面直接接合至第二管芯的正面；密封剂，封装第一管芯和第二管芯；重分配结构，电连接至第一管芯和第二管芯；多个热通孔，从第一管芯的表面延伸至与重分布结构相对的密封剂的表面；以及多个通孔，从重分布结构延伸至与重分布结构相对的密封剂表面。在一个实施例中，第一管芯包括：半导体衬底，直接接合至第二管芯的介电层；以及通孔，延伸穿过半导体衬底，其中，第二管芯的接触焊盘直接接合至通孔。在一个实施例中，多个热通孔中的每一个包括位于第一管芯的背面上的晶种层。在一个实施例中，多个热通孔在平面图中延伸超过第二管芯的侧壁。在一个实施例中，多个通孔在平面图中环绕第一管芯和第二管芯。
根据一个实施例，一种方法包括将第一管芯混合接合至第二管芯；在第一管芯和第二管芯上方并沿着第一管芯和第二管芯的侧壁沉积晶种层；在第一管芯上方的晶种层的表面上镀多个热通孔；将第一管芯、第二管芯和多个热通孔封装在密封剂中；平坦化密封剂以暴露第二管芯和多个热通孔；以及在第二管芯的与第一管芯的相对侧上形成重分布结构。在一个实施例中，该方法还包括在将第一管芯混合接合至第二管芯之前，将第一管芯附接至载体，其中，晶种层沉积在载体上方；以及在载体上方的晶种层的表面上镀多个通孔。在一个实施例中，将第一管芯混合接合至第二管芯包括：将第二管芯的介电层直接接合至第一管芯的半导体衬底；以及将第二管芯的介电层中的接触焊盘直接接合至延伸穿过第一管芯的半导体衬底的通孔。在一个实施例中，该方法还包括在形成重分布结构之前，从第一载体去除第一管芯和第二管芯；以及将第二载体附接至第二管芯的与第一管芯相对的一侧。在一个实施例中，该方法还包括在镀多个热通孔之后，从第一管芯的侧壁、第二管芯的侧壁和第二管芯的顶面去除晶种层。
根据本发明的一些实施例，提供了一种器件封装件，包括：第一管芯，在界面处直接接合至第二管芯，其中，所述界面包括导体至导体接合；密封剂，围绕所述第一管芯和所述第二管芯；多个通孔，延伸穿过所述密封剂，其中，所述多个通孔邻近所述第一管芯和所述第二管芯设置；多个热通孔，延伸穿过所述密封剂，其中，所述多个热通孔设置于所述第二管芯的表面上并邻近所述第一管芯；以及重分布结构，电连接至所述第一管芯、所述第二管芯和所述多个通孔。
在上述器件封装件中，所述第一管芯还包括：半导体衬底，其中，所述第二管芯的介电层在所述界面处直接接合至所述半导体衬底；以及衬底通孔，延伸穿过所述半导体衬底，其中，所述第二管芯的接触焊盘在所述界面处直接接合至所述衬底通孔。
在上述器件封装件中，所述衬底通孔将所述第二管芯电连接至所述重分布结构。
在上述器件封装件中，所述第一管芯的介电层在所述界面处直接连接至所述第二管芯的介电层，并且其中，所述第一管芯的接触焊盘在所述界面处直接连接至所述第二管芯的接触焊盘。
在上述器件封装件中，所述第一管芯包括延伸穿过半导体衬底的通孔，其中，所述通孔比所述半导体衬底延伸的更高。
在上述器件封装件中，还包括钝化介电层，设置在所述第二管芯上方并且沿着所述第一管芯的侧壁。
在上述器件封装件中，所述钝化介电层设置在所述多个热通孔的底面和所述第二管芯的顶面之间。
在上述器件封装件中，还包括接触焊盘，位于所述通孔和所述钝化介电层上，其中，所述接触焊盘将所述通孔电连接至所述重分布结构。
在上述器件封装件中，所述多个热通孔与所述第一管芯和所述第二管芯中的任何有源器件电隔离。
在上述器件封装件中，所述多个热通孔与所述第一管芯中的有源器件电连接。
根据本发明的另一些实施例，还提供了一种封装件包括：第一管芯，接合至第二管芯，其中，所述第一管芯的背面直接接合至所述第二管芯的正面；密封剂，封装所述第一管芯和所述第二管芯；重分布结构，电连接至所述第一管芯和所述第二管芯；多个热通孔，从所述第一管芯的表面延伸至与所述重分布结构相对的所述密封剂的表面；以及多个通孔，从所述重分布结构延伸至与所述重分布结构相对的所述密封剂表面。
在上述封装件中，所述第一管芯包括：半导体衬底，直接接合至所述第二管芯的介电层；以及通孔，延伸穿过所述半导体衬底，其中，所述第二管芯的接触焊盘直接接合至所述通孔。
在上述封装件中，所述多个热通孔中的每一个包括位于所述第一管芯的背面上的晶种层。
在上述封装件中，所述多个热通孔在平面图中延伸经过所述第二管芯的侧壁。
在上述封装件中，所述多个通孔在平面图中环绕所述第一管芯和所述第二管芯。
根据本发明的又一些实施例，还提供了一种形成封装件的方法，包括：将第一管芯混合接合至第二管芯；在所述第一管芯和所述第二管芯上方并沿着所述第一管芯和所述第二管芯的侧壁沉积晶种层；在所述第一管芯上方的所述晶种层的表面上镀多个热通孔；将所述第一管芯、所述第二管芯和所述多个热通孔封装在密封剂中；平坦化所述密封剂以暴露所述第二管芯和所述多个热通孔；以及在所述第二管芯的与所述第一管芯的相对的侧上形成重分布结构。
在上述方法中，还包括：在将所述第一管芯混合接合至所述第二管芯之前，将所述第一管芯附接至载体，其中，所述晶种层沉积在所述载体上方；以及在所述载体上方的所述晶种层的表面上镀多个通孔。
在上述方法中，将所述第一管芯混合接合至所述第二管芯包括：将所述第二管芯的介电层直接接合至所述第一管芯的半导体衬底；以及将所述第二管芯的所述介电层中的接触焊盘直接接合至延伸穿过所述第一管芯的所述半导体衬底的通孔。
在上述方法中，还包括：在形成所述重分布结构之前，从第一载体去除所述第一管芯和所述第二管芯；以及将第二载体附接至所述第二管芯的与所述第一管芯相对的一侧。
在上述方法中，还包括：在镀所述多个热通孔之后，从所述第一管芯的侧壁、所述第二管芯的侧壁和所述第二管芯的顶面去除所述晶种层。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以在本文中进行各种改变，替换和变更。

Claims (10)

1.一种器件封装件，包括：
第一管芯，在界面处直接接合至第二管芯，其中，所述界面包括导体至导体接合；
密封剂，围绕所述第一管芯和所述第二管芯；
多个通孔，延伸穿过所述密封剂，其中，所述多个通孔邻近所述第一管芯和所述第二管芯设置；
多个热通孔，延伸穿过所述密封剂，其中，所述多个热通孔设置于所述第二管芯的表面上并邻近所述第一管芯；以及
重分布结构，电连接至所述第一管芯、所述第二管芯和所述多个通孔。
2.根据权利要求1所述的器件封装件，其中，所述第一管芯还包括：
半导体衬底，其中，所述第二管芯的介电层在所述界面处直接接合至所述半导体衬底；以及
衬底通孔，延伸穿过所述半导体衬底，其中，所述第二管芯的接触焊盘在所述界面处直接接合至所述衬底通孔。
3.根据权利要求1所述的器件封装件，其中，所述衬底通孔将所述第二管芯电连接至所述重分布结构。
4.根据权利要求1所述的器件封装件，其中，所述第一管芯的介电层在所述界面处直接连接至所述第二管芯的介电层，并且其中，所述第一管芯的接触焊盘在所述界面处直接连接至所述第二管芯的接触焊盘。
5.根据权利要求4所述的器件封装件，其中，所述第一管芯包括延伸穿过半导体衬底的通孔，其中，所述通孔比所述半导体衬底延伸的更高。
6.根据权利要求5所述的器件封装件，还包括钝化介电层，设置在所述第二管芯上方并且沿着所述第一管芯的侧壁。
7.根据权利要求6所述的器件封装件，其中，所述钝化介电层设置在所述多个热通孔的底面和所述第二管芯的顶面之间。
8.根据权利要求5所述的器件封装件，还包括接触焊盘，位于所述通孔和所述钝化介电层上，其中，所述接触焊盘将所述通孔电连接至所述重分布结构。
9.一种封装件包括：
第一管芯，接合至第二管芯，其中，所述第一管芯的背面直接接合至所述第二管芯的正面；
密封剂，封装所述第一管芯和所述第二管芯；
重分布结构，电连接至所述第一管芯和所述第二管芯；
多个热通孔，从所述第一管芯的表面延伸至与所述重分布结构相对的所述密封剂的表面；以及
多个通孔，从所述重分布结构延伸至与所述重分布结构相对的所述密封剂表面。
10.一种形成封装件的方法，包括：
将第一管芯混合接合至第二管芯；
在所述第一管芯和所述第二管芯上方并沿着所述第一管芯和所述第二管芯的侧壁沉积晶种层；
在所述第一管芯上方的所述晶种层的表面上镀多个热通孔；
将所述第一管芯、所述第二管芯和所述多个热通孔封装在密封剂中；
平坦化所述密封剂以暴露所述第二管芯和所述多个热通孔；以及
在所述第二管芯的与所述第一管芯的相对的侧上形成重分布结构。
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