CN110941325B - 处理器的调频方法及装置、计算设备 - Google Patents

Abstract

本申请公开了一种处理器的调频方法及装置、计算设备，属于计算机技术领域。该处理器的调频方法包括：在处理器的多个内核并行处理目标任务的目标过程中，获取多个内核中每个内核的无效利用率；降低多个内核中第一内核在目标过程中的频率；提高多个内核中第二内核在目标过程中的频率；其中，第一内核的无效利用率高于无效利用率阈值，第二内核的无效利用率低于无效利用率阈值。本申请能够提高处理器资源的有效利用率，可用于调节处理器的多个内核的频率。

Description

处理器的调频方法及装置、计算设备

技术领域

本申请涉及计算机技术领域，特别涉及一种处理器的调频方法及装置、计算设备。

背景技术

随着计算机技术的发展，目前的处理器通常包括多个内核。该多个内核能够对任务进行并行处理。

在多个内核对任务进行并行处理时，多个内核中的每个内核处理该任务中的一部分。在多个内核均将自己处理的部分处理完毕后，由其中一个内核对各个内核的处理结果进行汇总，以得到该任务的处理结果。

通常在多个内核对任务进行并行处理时，各个内核的处理量差异较大，使得各个内核的处理时长存在差异。在任务处理完之前，处理较快的内核会存在处于空跑状态的情况，导致处理器资源的有效利用率较低。

发明内容

本申请提供了一种处理器的调频方法及装置、计算设备，能够提高处理器资源的有效利用率，所述技术方案如下：

第一方面，提供了一种处理器的调频方法，所述方法包括：在处理器的多个内核并行处理目标任务的目标过程中，获取所述多个内核中每个内核的无效利用率；降低所述多个内核中第一内核在所述目标过程中的频率；提高所述多个内核中第二内核在所述目标过程中的频率；其中，所述第一内核的无效利用率高于无效利用率阈值，所述第二内核的无效利用率低于所述无效利用率阈值。其中，无效利用率用于表征内核资源的使用情况，任一内核的无效利用率与该任一内核的在处理目标任务的过程中的计算量负相关。内核的无效利用率越高，表明该内核当前的频率越高，内核的无效利用率越低，表明该内核当前的频率越低。

需要说明的是，由于计算设备能够在处理器的多个内核并行处理目标任务的目标过程中，获取多个内核中每个内核的无效利用率后，根据该无效利用率降低第一内核在目标过程中的频率以及提高第二内核在目标过程中的频率，且该第一内核的无效利用率高于无效利用率阈值，第二内核的无效利用率低于无效利用率阈值。使得无效利用率较高的内核在目标过程中的频率降低，且使得无效利用率较低的内核在目标过程中的频率提高。减小了无效利用率较高的内核的等待时间，进一步减小了处理器对目标任务的处理时间，从而提高了多个内核处理目标任务的效率以及对处理器资源的有效利用率。

可选地，所述获取所述多个内核中每个内核的无效利用率，包括：获取所述多个内核中任一内核在所述目标过程中的至少一个单位时间段中的计算次数；将所述任一内核对应的空闲时长与所述至少一个单位时间段的总时长的比值，确定为所述任一内核的无效利用率，所述任一内核对应的空闲时长为所述至少一个单位时间段中所述任一内核对应的空闲单位时间段的总时长，所述任一内核在对应的空闲单位时间段内的计算次数小于计算次数阈值。

示例地，若任一内核在处理目标任务时进行浮点计算，则该计算次数可以为该任一内核计算浮点和向量中的至少一种参数的次数之和。若该任一内核在处理目标任务时进行整型计算，则该计算次数可以为该任一内核计算整型和向量中的至少一种参数的次数之和，本申请实施例对此不做限定。其中，任一内核所进行的每次计算对应有一个事件，处理器包括存储每次计算对应的事件的寄存器。在获取多个内核中任一内核的无效利用率时，计算设备可以在每个单位时间段内通过读取该寄存器，获取该寄存器在每个单位时间段内所存储的事件的个数。该个数即为每个单位时间段内该任一内核的计算次数。

计算设备中可以预先设置有计算次数阈值，由于任一内核在处理目标任务时通常会进行大量的计算，因此当任一内核在至少一个单位时间段内的任一单位时间段内的计算次数小于计算次数阈值时，表明该任一内核在该任一单位时间段内并未执行目标任务，也即是处于空跑状态。此时计算设备可以将该任一单位时间段确定为空闲单位时间段。对于任一内核，在确定了该任一内核在至少一个单位之间段中的所有空闲单位时间段后，可以确定该任一内核的空闲时长，从而得到该任一内核的无效利用率。

可选地，所述降低所述多个内核中第一内核在所述目标过程中的频率，包括：基于所述第一内核的参考频率降低所述第一内核在所述目标过程中的频率，其中，在降低所述第一内核在所述目标过程中的频率后，所述第一内核的频率小于或等于所述第一内核的参考频率；其中，所述第一内核的参考频率正相关于：所述无效利用率阈值与所述第一内核的无效利用率之差。

可选地，所述提高所述多个内核中第二内核在所述目标过程中的频率，包括：基于所述第二内核的参考频率提高所述第二内核在所述目标过程中的频率，其中，在提高所述第二内核在所述目标过程中的频率后，所述第二内核的频率小于或等于所述第二内核的参考频率；其中，所述第二内核的参考频率正相关于：所述无效利用率阈值与所述第二内核的无效利用率之差。

示例地，计算设备可以先基于多个内核中每个内核的无效利用率，确定多个内核中的第一内核和第二内核。再基于第一内核的参考频率降低第一内核在目标过程中的频率，基于第二内核的参考频率提高第二内核在目标过程中的频率。

可选地，所述方法还包括：将所述多个内核的无效利用率的平均值确定为所述无效利用率阈值。示例地，该平均值可以为算数平均值、几何平均值、平方平均值、调和平均值或者加权平均值等。计算设备可以通过平均值以及目标公式确定每个内核的参考频率。该目标公式可以为：s'＝s×(1+a-b)，其中，s'表示多个内核中任一内核的参考频率，s表示该任一内核的当前频率，a表示无效利用率阈值，b表示该任一内核的无效利用率。计算设备可以将第一内核在处理目标任务的过程中的频率降低为第一内核的参考频率，将第二内核在处理目标任务的过程中的频率提高为第二内核的参考频率。

可选地，该任一内核具有频率阈值，由于每个内核在处理目标任务的过程中的频率均不能大于其频率阈值，因此，在提高多个内核中第二内核在处理目标任务的过程中的频率之前，所述方法还包括：确定所述第二内核的参考频率与频率阈值这两个参数中的最小值；所述提高所述多个内核中第二内核在所述目标过程中的频率，包括：将所述第二内核在所述目标过程中的频率提高为所述最小值。以避免提高第二内核在目标过程中的频率之后第二内核的频率大于频率阈值。

可选地，计算设备中的处理器还包括与该多个内核一一对应的多个供电接口，该多个供电接口用于向对应的内核提供电压，以驱动相应的内核处理目标任务。计算设备可以通过降低该第一内核对应的供电接口的电压，以降低第一内核在处理目标任务的过程中的频率。以及通过提高该第二内核对应的供电接口的电压，以提高第二内核在处理目标任务的过程中的频率。

需要说明的是，由于内核在目标过程中的频率过大时会影响内核的处理稳定性，因此，在降低第一内核在目标过程中的频率后，该第一内核的频率小于或等于该第一内核的参考频率。在提高第二内核在目标过程中的频率后，该第二内核的频率小于或等于该第二内核的参考频率。这样能够避免第一内核和第二内核在目标过程中的频率过大，从而减小了对第一内核和第二内核的处理稳定性的影响。

可选地，所述方法还包括：在降低所述第一内核在所述目标过程中的频率，以及提高所述第二内核在所述目标过程中的频率后，检测所述目标过程是否结束；当所述目标过程未结束时，重复执行获取所述无效利用率，降低所述第一内核在所述目标过程中的频率，以及提高所述第二内核在所述目标过程中的频率的过程。

需要说明的是，由于多个内核在处理器执行目标任务时，该目标任务可以是周期性或者非周期性的。当目标任务为周期性时，由于各个周期中多个内核的运行场景几乎相同，因此，可以仅执行一次获取无效利用率，降低第一内核在所述目标过程中的频率，以及提高第二内核在所述目标过程中的频率的过程即得到最终的调频方案。当目标任务为非周期性时，各个时间段多个内核的运行场景均不同，因此，计算设备在检测到多个内核将目标任务未处理完毕时，可以重复执行获取所述无效利用率，降低所述第一内核在所述目标过程中的频率，以及提高所述第二内核在所述目标过程中的频率的过程，以实现对第一内核和第二内核的频率的实时调节。从而能够更加有效的减小多个内核在处理目标任务的过程中的处理时长的差异，进一步提高对处理器资源的有效利用率。

可选地，所述多个内核中所有第一内核的频率的降低值之和大于或等于所述多个内核中所有第二内核的频率的提高值之和。这样可以保证调节多个内核的频率之后多个内核所需的总电压小于或等于调节多个内核的频率之前多个内核所需的总电压，进而能够避免处理器的供电***的可用电能无法实现对多个内核的频率进行调节的情况发生，从而减小对多个内核的稳定性的影响。

第二方面，提供了一种处理器的调频装置，所述处理器的调频装置包括用于执行第一方面任一所述的处理器的调频方法的各个模块。

第三方面，提供了一种计算机可读存储介质，所述存储介质内存储有计算机程序，所述计算机程序被处理器执行时实现第一方面任一所述的处理器的调频方法。

第四方面，提供了一种芯片，所述芯片包括可编程逻辑电路和/或程序指令，当所述芯片运行时用于实现如第一方面任一所述的处理器的调频方法。

第五方面，提供了一种包含指令的计算机程序产品，当计算机程序产品在计算机上运行时，使得计算机执行第一方面任一所述的处理器的调频方法。

第六方面，提供了一种计算设备，所述计算设备包括：存储器和处理器，其中，所述处理器用于执行所述存储器中存储的程序，以实现第一方面任一所述的处理器的调频方法。

附图说明

图1为本申请实施例提供的一种处理器的调频方法流程图；

图2为本申请实施例提供的一种计算设备中的多个内核处理目标任务的场景示意图；

图3为本申请实施例提供的一种获取多个内核中每个内核的无效利用率的方法流程图；

图4为本申请实施例提供的一种多个内核中运行的线程示意图；

图5为本申请实施例提供的另一种多个内核中运行的线程示意图；

图6为本申请实施例提供的一种处理器的调频装置的框图；

图7为本申请实施例提供的另一种处理器的调频装置的框图；

图8为本申请实施例提供的一种计算设备的结构示意图。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。

计算设备包括处理器，处理器通常包括多个内核。该多个内核能够对任务进行并行处理。在多个内核对任务进行并行处理时，每个内核用于处理该任务中的一部分。在多个内核均将自己处理的部分处理完毕后，由其中一个内核对各个内核的处理结果进行汇总，以得到该任务的处理结果。

在多个内核对任务进行并行处理之前，需要一计算设备将该任务分配至多个内核。但是通常不会将该任务平均分配至多个内核。例如，在高性能计算(high performancecomputing，HPC)领域，在多个内核对某一任务进行处理之前，该计算设备会根据该任务生成计算模型，将该计算模型分配至多个内核。由于计算模型通常较为复杂，导致任务中分配至多个内核的部分不均匀，且分配至多个内核的部分的计算量也存在较大差异，使得各个内核的处理时长存在差异。在任务处理完之前，处理较快的内核会存在处于空跑状态的情况，导致处理器资源的有效利用率较低。其中，内核的有效利用率与该内核在处理任务的过程中的计算量正相关。

相关技术提供了两种调节处理器的多个内核的频率的技术，一种为用于提高多个内核的处理速度的处理器加速(turbo)技术，另一种为用于降低多个内核的处理功耗的硬件性能状态(hardware performance state，HWP)技术。在采用该两种技术调节多个内核的频率时，处理器会检测每个内核是否处于工作状态。之后在处理器加速(turbo)技术中，处理器会在处理器的热设计功耗(thermal design power，TDP)范围内，控制供电***提高处于工作状态的内核的供电电压，降低处于非工作状态的内核的供电电压。以提高处于工作状态的内核的运行频率，降低处于非工作状态的内核的运行频率，从而提高处于工作状态的内核的处理速度。在HWP技术中，处理器会降低处于非工作状态的内核的运行频率，以降低多个内核的处理功耗。但是在多个内核对任务进行并行处理时，在一些应用场景下(例如HPC应用场景)，当处理较快的内核存在处于空跑状态的情况时，处理器会确定该处于空跑状态的内核依然处于工作状态。这样一来，就使得在处理器加速(turbo)技术中，处理器会提高每个内核的运行频率。在HWP技术中，处理器不会降低任一内核的运行频率。从而导致处理较快的内核依然处于空跑状态，影响处理器资源的有效利用率。因此，相关技术所提供的两种方法均不能实现对处理器资源的有效利用率的提高。

本申请实施例提供了一种处理器的调频方法，该方法可以应用于计算设备包括的处理器中除多个内核之外的模块，例如该方法可以应用于处理器中的非核心(uncore)模块或者管理模块等。或者，该方法可以应用于计算设备中除处理器之外的模块，例如该方法可以应用于基板管理控制器(baseboard management controller，BMC)。又或者，该方法可以应用于与该处理器所在的计算设备不同的外置设备中，本申请实施例对此不做限定。示例地，图1为本申请实施例提供的一种处理器的调频方法流程图，图1以该方法应用于计算设备为例进行说明，该方法可以包括：

步骤101、在处理器的多个内核并行处理目标任务的目标过程中，获取多个内核中每个内核的无效利用率。

该多个内核用于处理该目标任务。该多个内核可以是处理器所包括的全部内核，或者是处理器所包括的全部内核中的部分内核。该处理器可以是中央处理器(centralprocessing unit，CPU)或者图形处理器(graphics processing unit，GPU)。

其中，在多个内核处理目标任务的目标过程中，当采用多线程技术使多个线程能够并行运行时，每个内核中运行有一个线程；当未采用多线程技术使多个线程能够并行运行时，每个内核中运行有一个进程。示例地，请参考图2，图2为本申请实施例提供的一种计算设备中的多个内核处理目标任务的场景示意图。该场景包括计算设备20，计算设备20包括处理器201，该处理器201包括多个内核(图2示出了4个)，该多个内核包括内核a、内核b、内核c和内核d。图2以每个内核中运行有一个线程为例进行说明，内核a中运行有线程a1，内核b中运行有线程b1，内核c中运行有线程c1，内核d中运行有线程d1。

其中，无效利用率用于表征内核资源的使用情况，任一内核的无效利用率与该任一内核在目标过程中的计算量负相关。内核的无效利用率越高，表明该内核当前的频率越高，内核的无效利用率越低，表明该内核当前的频率越低。可选地，多个内核可以先开始执行目标过程，在开始执行目标过程的一段时间后执行该步骤101，以避免由于执行目标过程时间过短而获取不到每个内核在目标过程中的无效利用率。示例地，该一段时间可以为三分钟、四分钟、五分钟或者大于十分钟。

示例地，请参考图3，图3为本申请实施例提供的一种获取多个内核中每个内核的无效利用率的方法流程图，该方法可以包括：

步骤1011、获取多个内核中任一内核在目标过程中的至少一个单位时间段中的计算次数。

可选地，该单位时间段可以为1毫秒(ms)，此时该至少一个单位时间段可以为三十万个单位时间段(也即是该至少一个单位时间段的总时长为五分钟)。

可选地，若任一内核在目标过程中进行浮点计算，则该计算次数可以为该任一内核计算浮点和向量中的至少一种参数的次数之和。若该任一内核在目标过程中进行整型计算，则该计算次数可以为该任一内核计算整型和向量中的至少一种参数的次数之和，本申请实施例对此不做限定。

其中，任一内核所进行的每次计算对应有一个事件，处理器包括存储每次计算对应的事件的寄存器。计算设备可以在每个单位时间段内通过读取该寄存器，获取该寄存器在每个单位时间段内所存储的事件的个数。该个数即为每个单位时间段内该任一内核的计算次数。示例地，处理器包括性能监视单元(performance monitor unit，PMU)寄存器，PMU寄存器中存储有多个PMU数据，每个PMU数据中存储有一个事件。对于多个内核中的任一内核，计算设备可以通过在每个单位时间段读取PMU寄存器中存储的PMU数据，获取到每个单位时间段内该任一内核的计算次数。

步骤1012、将任一内核对应的空闲时长与至少一个单位时间段的总时长的比值，确定为任一内核的无效利用率，其中，该任一内核对应的空闲时长为至少一个单位时间段中该任一内核对应的空闲单位时间段的总时长，任一内核在对应的空闲单位时间段内的计算次数小于计算次数阈值。

计算设备中可以预先设置有计算次数阈值。由于任一内核在目标过程中通常会进行大量的计算，因此当任一内核在至少一个单位时间段内的任一单位时间段内的计算次数小于计算次数阈值时，表明该任一内核在该任一单位时间段内并未执行目标任务，也即是处于空跑状态。此时计算设备可以将该任一单位时间段确定为该任一内核对应的空闲单位时间段。对于任一内核，在确定了该任一内核在至少一个单位之间段中对应的所有空闲单位时间段后，可以确定该任一内核对应的空闲时长，从而得到该任一内核的无效利用率。

示例地，该计算次数阈值可以为800、900、1000或者1100。假设计算次数阈值为1000，单位时间段为1ms，至少一个单位时间段为三十万个单位时间段(也即是总时长为5分钟)。该多个内核包括内核a、内核b、内核c和内核d。内核a在该三十万个单位时间段中对应的空闲单位时间段为3万个(也即是内核a的空闲时长为0.5分钟)，内核a的无效利用率为0.5/5＝0.1。内核b在该三十万个单位时间段中对应的空闲单位时间段为15万个(也即是内核b的空闲时长为2.5分钟)，内核b的无效利用率为2.5/5＝0.5。内核c在该三十万个单位时间段中对应的空闲单位时间段为1.5万个(也即是内核c的空闲时长为0.25分钟)，内核c的无效利用率为0.25/5＝0.05。内核d在该三十万个单位时间段中对应的空闲单位时间段为9万个(也即是内核d的空闲时长为1.5分钟)，内核d的无效利用率为1.5/5＝0.3。

步骤102、基于多个内核中每个内核的无效利用率，确定多个内核中的第一内核和第二内核。

由于第一内核的无效利用率高于无效利用率阈值，第二内核的无效利用率低于无效利用率阈值，因此计算设备可以按照该多个内核中的每个内核的无效利用率与无效利用率阈值的大小关系，将该多个内核中的每个内核确定为第一内核或者第二内核。当任一内核的无效利用率高于无效利用率阈值时，将该任一内核确定为第一内核。当任一内核的无效利用率低于无效利用率阈值时，将该任一内核确定为第二内核。

其中，该无效利用率阈值可以为多个内核的无效利用率的平均值。可选地，该平均值可以为算数平均值、几何平均值、平方平均值、调和平均值或者加权平均值等，本申请实施例对此不做限定。示例地，请参考前述步骤101，假设平均值为算数平均值，该内核a、内核b、内核c和内核d的无效利用率的平均值为(0.1+0.5+0.05+0.3)/4＝0.2375。假设该平均值为平方平均值，该内核a、内核b、内核c和内核d的无效利用率的平均值为

当无效利用率阈值为0.2375时，请参考前述步骤101，内核a的无效利用率和内核c的无效利用率均小于无效利用率阈值，内核b的无效利用率和内核d的无效利用率均大于无效利用率阈值。计算设备可以将内核a和内核c确定为第二内核，将内核b和内核d确定为第一内核。

示例地，计算设备可以通过每个内核的当前频率与其参考频率的大小关系确定每个内核的无效利用率与无效利用率阈值的大小关系。进一步确定该多个内核中的第一内核和第二内核。该任一内核的参考频率正相关于：无效利用率阈值与该任一内核的无效利用率之差。当任一内核的当前频率大于其参考频率时，表明该任一内核的无效利用率高于无效利用率阈值，进一步可以将该任一内核确定为第一内核；当任一内核的当前频率小于其参考频率时，表明该任一内核的无效利用率低于无效利用率阈值，进一步可以将该任一内核确定为第二内核。

其中，计算设备可以基于多个内核的无效利用率以及无效利用率阈值，确定多个内核中每个内核的参考频率。或者计算设备可以预先设置有内核的不同无效利用率与参考频率的一一对应关系，计算设备可以直接根据该多个内核中任一内核的无效利用率查找该内核的不同无效利用率与参考频率的一一对应关系，以确定该任一内核的无效利用率所对应的参考频率。之后计算设备再基于每个内核的当前频率与其参考频率的大小关系确定每个内核的无效利用率与无效利用率阈值的大小关系，进一步确定多个内核中的第一内核和第二内核。

示例地，计算设备在基于多个内核的无效利用率以及无效利用率阈值，确定多个内核中每个内核的参考频率时，可以通过无效利用率阈值以及目标公式确定每个内核的参考频率。该目标公式可以为：s'＝s×(1+a-b)。其中，s'表示多个内核中任一内核的参考频率，s表示该任一内核的当前频率，a表示无效利用率阈值，b表示该任一内核的无效利用率。

例如，请参考前述步骤101和步骤102，假设内核a、内核b、内核c以及内核d的当前频率均为100兆赫兹(Mhz)，且无效利用率阈值为多个内核的无效利用率的平均值，该无效利用率阈值为0.2375。内核a的参考频率为100×(1+0.2375-0.1)＝113.75Mhz，内核b的参考频率为100×(1+0.2375-0.5)＝73.75Mhz，内核c的参考频率为100×(1+0.2375-0.05)＝118.75Mhz，内核d的参考频率为100×(1+0.2375-0.3)＝93.75Mhz。可以看出，该无效利用率阈值与任一内核的无效利用率的差值越大，该任一内核的参考频率越大；该无效利用率阈值与任一内核的无效利用率的差值越小，该任一内核的参考频率越小。其中，内核a的当前频率和内核c的当前频率均小于其参考频率，内核b的当前频率和内核d的当前频率均大于其参考频率。计算设备可以将内核a和内核c确定为第二内核，将内核b和内核d确定为第一内核。

步骤103、降低多个内核中第一内核在目标过程中的频率。

可选地，请参考前述步骤102，计算设备可以基于第一内核的参考频率降低第一内核在目标过程中的频率。在降低该第一内核在目标过程中的频率后，该第一内核的频率小于或等于该第一内核的参考频率。由于内核在目标过程中的频率过大时会影响内核的处理稳定性，因此，在降低第一内核在目标过程中的频率后，该第一内核的频率小于或等于该第一内核的参考频率能够避免第一内核在目标过程中的频率过大，从而减小了对第一内核的处理稳定性的影响。

示例地，请参考前述步骤101和步骤102，对于内核a、内核b、内核c和内核d，内核b和内核d为第一内核。在执行该步骤103之前，内核b和内核d的当前频率均为100Mhz。内核b的参考频率为73.75Mhz，内核d的参考频率为93.75Mhz。计算设备可以将内核b在目标过程中的频率降低为73.75Mhz或者73Mhz，将内核d在目标过程中的频率降低为93.75Mhz或者93Mhz。

可选地，计算设备中的处理器还包括与该多个内核一一对应的多个供电接口，该多个供电接口用于向对应的内核提供电压，以驱动相应的内核处理目标任务。计算设备可以通过降低该第一内核对应的供电接口的电压，以降低第一内核在目标过程中的频率。

步骤104、提高多个内核中第二内核在目标过程中的频率。

计算设备可以通过提高该第二内核对应的供电接口的电压，以提高第二内核在目标过程中的频率。可选地，请参考前述步骤102，计算设备可以基于第二内核的参考频率提高第二内核在目标过程中的频率。在提高该第二内核在目标过程中的频率后，该第二内核的频率小于或等于该第二内核的参考频率。由于内核在目标过程中的频率过大时会影响内核的处理稳定性，因此，在提高第二内核在目标过程中的频率后，该第二内核的频率小于或等于该第二内核的参考频率，能够避免第二内核在目标过程中的频率过大，从而减小了对第二内核的处理稳定性的影响。

示例地，请参考前述步骤101和步骤102，对于内核a、内核b、内核c和内核d，内核a和内核c为第二内核。在执行该步骤104之前，内核a和内核c的当前频率均为100Mhz。内核a的参考频率为113.75Mhz，内核c的参考频率为118.75Mhz。计算设备可以将内核a在目标过程中的频率提高为113.75Mhz或者113Mhz，将内核c在目标过程中的频率提高为118.75Mhz或者118Mhz。

需要说明的是，该多个内核中的每个内核均具有频率阈值。由于每个内核在目标过程中的频率均不能大于其频率阈值。因此，在执行该步骤104之前，计算设备可以先确定第二内核的参考频率与第二内核的频率阈值这两个参数中的最小值。再将第二内核在目标过程中的频率提高为该参考频率与其频率阈值这两个参数中的最小值，以避免提高第二内核在目标过程中的频率之后第二内核的频率大于频率阈值。

另一方面，当处理器的内核的频率不断提高时，处理器的供电***的可用电能会不断减小，导致可能存在无法提高内核的电压的情况，从而影响多个内核的稳定性。在本申请实施例中，若先降低第一内核在目标过程中的频率，再提高第二内核在目标过程中的频率，则能够使得在降低第一内核在目标过程中的频率后，处理器的供电***中的可用电能增大。这样一来，能够实现在不影响多个内核的稳定性的同时，尽可能地实现第二内核在目标过程中的频率的提高。

可选地，该多个内核中所有第一内核的频率的降低值之和可以大于或等于多个内核中所有第二内核的频率的提高值之和。这样可以保证调节多个内核的频率之后多个内核所需的总电压小于或等于调节多个内核的频率之前多个内核所需的总电压，进而能够避免处理器的供电***的可用电能无法实现对多个内核的频率进行调节的情况发生，从而减小对多个内核的稳定性的影响。可选地，该多个内核中所有第一内核的频率的降低值之和也可以小于多个内核中所有第二内核的频率的提高值之和，本申请实施例对此不做限定。

示例地，请参考图4和图5，图4为本申请实施例提供的一种多个内核中运行的线程示意图，图5为本申请实施例提供的另一种多个内核中运行的线程示意图。其中，图4示出了未改变多个内核在目标过程中的频率时多个内核中运行的线程，图5示出了改变多个内核在目标过程中的频率后多个内核中运行的线程。图4和图5均以该多个内核包括内核a、内核b、内核c以及内核d为例进行说明。如图4和图5所示，在内核a、内核b、内核c以及内核d处理目标任务时，内核a中运行有线程a1，内核b中运行有线程b1，内核c中运行有线程c1，内核d中运行有线程d1。如图4所示，线程b1和线程d1由于需要等待线程a1和线程c1，因此均存在空闲线程段。如图5所示，在降低内核b和内核d在目标过程中的频率，并提高内核a和内核c在目标过程中的频率之后，线程b1和线程d1的运行速度减小，且线程a1和线程c1的运行速度增大，使得空闲线程段占用线程b1的比例以及空闲线程段占用线程d1的比例均减小。从而减小了线程b1和线程d1等待线程a1和线程c1的时间，进一步减小了多个内核对目标任务的处理时长，提高了对多个内核的有效利用率。

步骤105、检测目标过程是否结束。

步骤106、当目标过程未结束时，重复执行获取无效利用率，降低第一内核在目标过程中的频率，以及提高第二内核在目标过程中的频率的过程。

由于该目标任务可以是周期性或者非周期性的，当目标任务为周期性时，各个周期中多个内核的运行场景几乎相同，因此，可以仅执行一次步骤101至步骤103即得到最终的调频方案。当目标任务为非周期性时，各个时间段多个内核的运行场景均不同，因此，计算设备在检测到目标过程未结束时，可以重复执行步骤101至步骤103，以实现对第一内核和第二内核的频率的实时调节。从而能够更加有效的减小多个内核在目标过程中的处理时长的差异，进一步提高对处理器资源的有效利用率。

综上所述，本申请实施例提供的处理器的调频方法，由于计算设备能够在处理器的多个内核并行处理目标任务的目标过程中，获取多个内核中每个内核的无效利用率后，根据该无效利用率降低第一内核在目标过程中的频率以及提高第二内核在目标过程中的频率，且该第一内核的无效利用率高于无效利用率阈值，第二内核的无效利用率低于无效利用率阈值。使得无效利用率较高的内核在目标过程中的频率降低，且使得无效利用率较低的内核在目标过程中的频率提高。减小了无效利用率较高的内核的等待时间，进一步减小了处理器对目标任务的处理时间，从而提高了多个内核处理目标任务的效率以及对处理器资源的有效利用率。

需要说明的是，前述步骤是以计算设备对一个处理器包括的多个内核进行调频为例进行说明的，在实际应用中，计算设备也可以对多个处理器所包括的多个内核进行调频，对每个内核进行调频的过程均可以参考前述步骤101至步骤106，本申请实施例在此不做赘述。

本申请实施例提供的方法的先后顺序可以进行适当调整，步骤也可以根据情况进行相应增减。任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化的方法，都应涵盖在本申请的保护范围之内。前述步骤103和步骤104可以同时执行。另外，随着处理器的工作频率的提高，处理器对电压的要求也越来越严格，因此为了保持处理器的稳定性，也可以先执行步骤104再执行步骤103，本申请实施例对此不做限定。

上文中结合图1至图5，详细描述了本申请实施例所提供的处理器的调频方法，下面将结合图6和图7，描述本申请实施例所提供的处理器的调频装置。

本申请实施例提供了一种处理器的调频装置，请参考图6，图6为本申请实施例提供的一种处理器的调频装置的框图，该处理器的调频装置300包括：

获取模块301，用于在处理器的多个内核并行处理目标任务的目标过程中，获取多个内核中每个内核的无效利用率，该任一内核的无效利用率与该任一内核在目标过程中的计算量负相关。

调频模块302，用于降低多个内核中第一内核在目标过程中的频率。

该调频模块302，还用于提高多个内核中第二内核在目标过程中的频率。

其中，第一内核的无效利用率高于无效利用率阈值，第二内核的无效利用率低于无效利用率阈值。

可选地，该获取模块301，用于：

获取多个内核中任一内核在目标过程中的至少一个单位时间段中的计算次数；

将任一内核对应的空闲时长与至少一个单位时间段的总时长的比值，确定为任一内核的无效利用率，任一内核对应的空闲时长为至少一个单位时间段中任一内核对应的空闲单位时间段的总时长，任一内核在对应的空闲单位时间段内的计算次数小于计算次数阈值。

可选地，该调频模块302，用于：

基于第一内核的参考频率降低第一内核在目标过程中的频率，其中，在降低第一内核在目标过程中的频率后，第一内核的频率小于或等于第一内核的参考频率；

其中，第一内核的参考频率正相关于：无效利用率阈值与第一内核的无效利用率之差。

可选地，该调频模块302，用于：

基于第二内核的参考频率提高第二内核在目标过程中的频率，其中，在提高第二内核在目标过程中的频率后，第二内核的频率小于或等于第二内核的参考频率；

其中，第二内核的参考频率正相关于：无效利用率阈值与第二内核的无效利用率之差。

图7示出了本申请实施例提供的另一种处理器的调频装置的框图，参见图7，在图6的基础上，该处理器的调频装置300还包括：

确定模块303，用于将多个内核的无效利用率的平均值确定为无效利用率阈值。

可选地，如图7所示，该处理器的调频装置300还包括：

检测模块304，用于在降低第一内核在目标过程中的频率，以及提高第二内核在目标过程中的频率后，检测目标过程是否结束。

重复模块305，用于当目标过程未结束时，重复执行获取无效利用率，降低第一内核在目标过程中的频率，以及提高第二内核在目标过程中的频率的过程。

可选地，该多个内核中所有第一内核的频率的降低值之和大于或等于多个内核中所有第二内核的频率的提高值之和。

综上所述，本申请实施例提供的处理器的调频装置中，调频模块能够在获取模块在处理器的多个内核并行处理目标任务的目标过程中，获取多个内核中每个内核的无效利用率后，根据该无效利用率降低第一内核在目标过程中的频率，调频模块还能够根据该无效利用率提高第二内核在目标过程中的频率，且该第一内核的无效利用率高于无效利用率阈值，第二内核的无效利用率低于无效利用率阈值。使得无效利用率较高的内核在目标过程中的频率降低，且使得无效利用率较低的内核在目标过程中的频率提高。减小了无效利用率较高的内核的等待时间，进一步减小了处理器对目标任务的处理时间，从而提高了多个内核处理目标任务的效率以及对处理器资源的有效利用率。

本申请实施例提供了一种计算机可读存储介质，该存储介质内存储有计算机程序，该计算机程序被处理器执行时实现本申请实施例提供的任一处理器的调频方法。

本申请实施例提供了一种芯片，该芯片包括可编程逻辑电路和/或程序指令，当芯片运行时用于实现本申请实施例提供的任一处理器的调频方法。

本申请实施例提供了一种包含指令的计算机程序产品，当计算机程序产品在计算机上运行时，使得计算机执行本申请实施例提供的任一处理器的调频方法。

在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现，所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本发明实施例所述的流程或功能。所述计算机可以是通用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机的可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线)或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质(例如，软盘、硬盘、磁带)、光介质，或者半导体介质(例如固态硬盘)等。

本申请实施例提供了一种计算设备，该计算设备包括：存储器和处理器，其中，处理器用于执行存储器中存储的程序，以实现本申请实施例提供的任一处理器的调频方法。可选地，该处理器可以包括多个内核和本申请实施例提供的任一处理器的调频装置。或者，该处理器可以包括多个内核和本申请实施例提供的芯片。或者，该计算设备还可以包括：本申请实施例提供的任一处理器的调频装置。或者，该计算设备还可以包括本申请实施例提供的芯片。

示例地，请参考图8，图8为本申请实施例提供的一种计算设备的结构示意图，本申请实施例以图8为例，对处理器包括多个内核和前述实施例任一处理器的调频装置的情况进行说明。如图8所示，该计算设备40包括：存储器401和处理器402。其中，存储器401用于存储程序，处理器402用于执行存储器401中存储的程序，以实现本申请实施例提供的任一处理器的调频方法。

可选地，如图8所示，该计算设备40还可以包括至少一个通信接口403和至少一个通信总线404。存储器401、处理器402以及通信接口403通过通信总线404通信连接。其中，通信接口403用于在处理器402的控制下与其他设备通信，处理器402可以通过通信总线404调用存储器401中存储的程序。

在本申请中，术语“第一”和“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。术语“多个”指两个或两个以上，除非另有明确的限定。

需要说明的是，本申请实施例提供的方法实施例和装置实施例均可以相互参考，本申请实施例对此不做限定。本申请实施例提供的方法实施例步骤的先后顺序能够进行适当调整，步骤也能够根据情况进行相应增减，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化的方法，都应涵盖在本申请的保护范围之内，因此不再赘述。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (13)

1.一种处理器的调频方法，其特征在于，所述方法包括：

在处理器的多个内核并行处理目标任务的目标过程中，获取所述多个内核中每个内核的无效利用率；

降低所述多个内核中第一内核在所述目标过程中的频率；

提高所述多个内核中第二内核在所述目标过程中的频率；

其中，所述第一内核的无效利用率高于无效利用率阈值，所述第二内核的无效利用率低于所述无效利用率阈值；

所述获取所述多个内核中每个内核的无效利用率，包括：

获取所述多个内核中任一内核在所述目标过程中的至少一个单位时间段中的计算次数；

将所述任一内核对应的空闲时长与所述至少一个单位时间段的总时长的比值，确定为所述任一内核的无效利用率，所述任一内核对应的空闲时长为所述至少一个单位时间段中所述任一内核对应的空闲单位时间段的总时长，所述任一内核在对应的空闲单位时间段内的计算次数小于计算次数阈值。

2.根据权利要求1所述的方法，其特征在于，所述降低所述多个内核中第一内核在所述目标过程中的频率，包括：

基于所述第一内核的参考频率降低所述第一内核在所述目标过程中的频率，其中，在降低所述第一内核在所述目标过程中的频率后，所述第一内核的频率小于或等于所述第一内核的参考频率；

其中，所述第一内核的参考频率正相关于：所述无效利用率阈值与所述第一内核的无效利用率之差。

3.根据权利要求1所述的方法，其特征在于，所述提高所述多个内核中第二内核在所述目标过程中的频率，包括：

基于所述第二内核的参考频率提高所述第二内核在所述目标过程中的频率，其中，在提高所述第二内核在所述目标过程中的频率后，所述第二内核的频率小于或等于所述第二内核的参考频率；

其中，所述第二内核的参考频率正相关于：所述无效利用率阈值与所述第二内核的无效利用率之差。

4.根据权利要求1所述的方法，其特征在于，所述方法还包括：

将所述多个内核的无效利用率的平均值确定为所述无效利用率阈值。

5.根据权利要求1所述的方法，其特征在于，所述方法还包括：

在降低所述第一内核在所述目标过程中的频率，以及提高所述第二内核在所述目标过程中的频率后，检测所述目标过程是否结束；

当所述目标过程未结束时，重复执行获取所述无效利用率，降低所述第一内核在所述目标过程中的频率，以及提高所述第二内核在所述目标过程中的频率的过程。

6.根据权利要求1所述的方法，其特征在于，所述多个内核中所有第一内核的频率的降低值之和大于或等于所述多个内核中所有第二内核的频率的提高值之和。

7.一种处理器的调频装置，其特征在于，所述处理器的调频装置包括：

获取模块，用于：在处理器的多个内核并行处理目标任务的目标过程中，获取所述多个内核中每个内核的无效利用率；

调频模块，用于:降低所述多个内核中第一内核在所述目标过程中的频率；

提高所述多个内核中第二内核在所述目标过程中的频率；

其中，所述第一内核的无效利用率高于无效利用率阈值，所述第二内核的无效利用率低于所述无效利用率阈值；

所述获取模块，用于：获取所述多个内核中任一内核在所述目标过程中的至少一个单位时间段中的计算次数；将所述任一内核对应的空闲时长与所述至少一个单位时间段的总时长的比值，确定为所述任一内核的无效利用率，所述任一内核对应的空闲时长为所述至少一个单位时间段中所述任一内核对应的空闲单位时间段的总时长，所述任一内核在对应的空闲单位时间段内的计算次数小于计算次数阈值。

8.根据权利要求7所述的装置，其特征在于，所述调频模块，用于：

基于所述第一内核的参考频率降低所述第一内核在所述目标过程中的频率，其中，在降低所述第一内核在所述目标过程中的频率后，所述第一内核的频率小于或等于所述第一内核的参考频率；

其中，所述第一内核的参考频率正相关于：所述无效利用率阈值与所述第一内核的无效利用率之差。

9.根据权利要求7所述的装置，其特征在于，所述调频模块，用于：

基于所述第二内核的参考频率提高所述第二内核在所述目标过程中的频率，其中，在提高所述第二内核在所述目标过程中的频率后，所述第二内核的频率小于或等于所述第二内核的参考频率；

其中，所述第二内核的参考频率正相关于：所述无效利用率阈值与所述第二内核的无效利用率之差。

10.根据权利要求7所述的装置，其特征在于，所述装置还包括：

确定模块，用于将所述多个内核的无效利用率的平均值确定为所述无效利用率阈值。

11.根据权利要求7所述的装置，其特征在于，所述处理器的调频装置还包括：

检测模块，用于在降低所述第一内核在所述目标过程中的频率，以及提高所述第二内核在所述目标过程中的频率后，检测所述目标过程是否结束；

重复模块，用于当所述目标过程未结束时，重复执行获取所述无效利用率，降低所述第一内核在所述目标过程中的频率，以及提高所述第二内核在所述目标过程中的频率的过程。

12.根据权利要求7所述的装置，其特征在于，所述多个内核中所有第一内核的频率的降低值之和大于或等于所述多个内核中所有第二内核的频率的提高值之和。

13.一种计算设备，其特征在于，所述计算设备包括：存储器和处理器，其中，所述处理器用于执行所述存储器中存储的程序，以实现权利要求1至6任一所述的处理器的调频方法。

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