CN110927676A - 雷达信号处理装置及其方法 - Google Patents

Abstract

一种雷达信号处理装置及其方法，包括FPGA处理器和DSP处理器；所述FPGA处理器和DSP处理器相连接；所述FPGA处理器和DSP处理器分担对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理。所述FPGA处理器和DSP处理器通过4路RapidIO接口相连接。所述FPGA处理器用于对雷达信号进行脉压处理；所述DSP处理器用于对雷达信号进行信号检测、点迹处理和航迹处理。结合其它结构或方法有效避免了现有技术中单一的处理器对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理负担过重、效率低下且出错率高的缺陷。

Description

雷达信号处理装置及其方法

技术领域

本发明涉及雷达信号技术领域，也涉及信号处理技术领域，具体涉及一种雷达信号处理装置及其方法。

背景技术

雷达，是用无线电的方法发现目标并测定它们的空间位置。因此，雷达也被称为“无线电定位”。雷达是利用电磁波探测目标的电子设备。雷达发射电磁波对目标进行照射并接收其回波，由此获得目标至电磁波发射点的距离、距离变化率（径向速度）、方位、高度等信息。雷达信号占用的典型频段是从500兆赫-18吉赫，毫米波雷达的工作频率达到40吉赫甚至更高。

而要对雷达信号进行处理，就会涉及对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理，现在对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理都集中在一个处理器中进行，这样就会使得单一的处理器进行脉压处理、信号检测、点迹处理和航迹处理负担过重、效率低下且出错率高。

发明内容

为解决上述问题，本发明提供了一种雷达信号处理装置及其方法，有效避免了现有技术中单一的处理器对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理负担过重、效率低下且出错率高的缺陷。

为了克服现有技术中的不足，本发明提供了一种雷达信号处理装置及其方法的解决方案，具体如下：

一种雷达信号处理装置，包括FPGA处理器和DSP处理器；

所述FPGA处理器和DSP处理器相连接；

所述FPGA处理器和DSP处理器分担对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理。

所述FPGA处理器和DSP处理器通过4路RapidIO接口相连接。

所述FPGA处理器用于对雷达信号进行脉压处理；

所述DSP处理器用于对雷达信号进行信号检测、点迹处理和航迹处理。所述DSP处理器与四通道ADC连接；

所述四通道ADC用于接收雷达信号并进行对雷达信号的模数转化，所述模数转化后的数字信号发送到所述DSP处理器。

所述DSP处理器还与DAC的输入端连接；

所述DAC用于作为雷达信号的波形产生通道。

所述FPGA处理器、四通道ADC和DAC均与时钟发生器连接；

所述时钟发生器用于对所述FPGA处理器、四通道ADC和DAC提供时钟信号；

所述时钟发生器还用于对提供给所述FPGA处理器和四通道ADC的时钟信号进行分配处理；

所述FPGA处理器还与第一Flash存储器、RS422接口以及SATA接口连接；

所述DSP处理器还与SEP接口、DDR3存储器以及88E1111连接。

所述DAC的输入端为无源耦合结构，所述无源耦合结构为直接通过变压器耦合到DAC输入端；

所述DDR3存储器的数量为若干，所述DDR3存储器采用串联拓扑结构，所述DDR3存储器添加有端接电阻。

所述DSP处理器为TMS6678型DSP处理器，所述FPGA处理器为XC6VLX240T-1FFG1156型FPGA处理器，所述四通道ADC为AD9653型四通道ADC，所述DAC为AD9739型DAC，所述时钟发生器为AD9516型时钟发生器。

所述雷达信号处理装置的方法，包括：

步骤1：所述四通道ADC接收雷达信号并进行对雷达信号的模数转化，所述模数转化后的数字信号发送到所述DSP处理器；

步骤2：所述DSP处理器对雷达信号进行信号检测、点迹处理和航迹处理；

步骤3：所述DSP处理器把雷达信号转发到所述FPGA处理器中，以此对雷达信号进行脉压处理。

本发明的有益效果为：

本发明通过所述FPGA处理器和DSP处理器分担对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理，用两个处理器来进行脉压处理、信号检测、点迹处理和航迹处理，就会降低单一的处理器对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理负担过重、效率低下且出错率高的问题，而使得减轻了所述FPGA处理器和DSP处理器对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理的负担，提高了所述FPGA处理器和DSP处理器对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理的效率，也能降低了所述FPGA处理器和DSP处理器对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理的出错率。

附图说明

图1为本发明的雷达信号处理装置的整体结构图。

图2为本发明的时钟发生器的原理图。

图3为本发明的AD9653型四通道ADC的功能框图。

图4为本发明的AD9739型DAC的功能框图。

具体实施方式

下面将结合附图和实施例对本发明做进一步地说明。

实施例1：

如图1-图4所示，雷达信号处理装置，包括FPGA处理器和DSP处理器；所述FPGA处理器和DSP处理器相连接；所述FPGA处理器和DSP处理器分担对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理。这样，所述FPGA处理器和DSP处理器分担对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理，用两个处理器来进行脉压处理、信号检测、点迹处理和航迹处理，就会降低单一的处理器对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理负担过重、效率低下且出错率高的问题，而使得减轻了所述FPGA处理器和DSP处理器对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理的负担，提高了所述FPGA处理器和DSP处理器对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理的效率，也能降低了所述FPGA处理器和DSP处理器对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理的出错率。所述FPGA处理器和DSP处理器通过4路RapidIO接口相连接。这样的作为高速接口的4路RapidIO接口，能够使得所述FPGA处理器和DSP处理器之间的通信非常高效便捷。所述FPGA处理器用于对雷达信号进行脉压处理；所述DSP处理器用于对雷达信号进行信号检测、点迹处理和航迹处理。所述FPGA处理器用于对雷达信号进行脉压处理，所述DSP处理器用于对雷达信号进行信号检测、点迹处理和航迹处理，就能明确在FPGA处理器和DSP处理器之间进行对雷达信号处理的分工，使之对雷达信号的处理高效有序。所述DSP处理器与四通道ADC连接；所述四通道ADC用于接收雷达信号并进行对雷达信号的模数转化，所述模数转化后的数字信号发送到所述DSP处理器。所述DSP处理器还与DAC的输入端连接；所述DAC用于作为雷达信号的波形产生通道。所述FPGA处理器、四通道ADC和DAC均与时钟发生器连接；所述时钟发生器用于对所述FPGA处理器、四通道ADC和DAC提供时钟信号；所述时钟发生器还用于对提供给所述FPGA处理器和四通道ADC的时钟信号进行分配处理；所述FPGA处理器还与第一Flash存储器、RS422接口以及SATA接口连接；所述DSP处理器还与SEP接口、DDR3存储器以及88E1111连接。这样所述FPGA处理器和DSP处理器就能通过与之连接的存储器来缓存或存储数据，所述FPGA处理器和DSP处理器还能够通过各种接口与外部设备连接，使得更为灵活的与外部进行通信。所述DAC的输入端为无源耦合结构，所述无源耦合结构为直接通过变压器耦合到DAC输入端；所述DDR3存储器的数量为若干，考虑到布线简单，所述DDR3存储器采用串联拓扑结构，而非采用星形拓扑结构，考虑到信号完整性，所述DDR3存储器添加连接有端接电阻。所述DSP处理器为TMS6678型DSP处理器，所述FPGA处理器为XC6VLX240T-1FFG1156型FPGA处理器，所述四通道ADC为AD9653型四通道ADC，所述DAC为AD9739型DAC，所述时钟发生器为AD9516型时钟发生器。由于ADC工作在较低的频率，去ADC的时钟需要所述时钟发生器在2GHz新号的基础上分频，给FPGA的时钟也需要所述时钟发生器进行分频处理。

AD9653型四通道ADC具有如下特点：

a) 1.8 V电源供电

b) 低功耗：每通道164 mW (125 MSPS)

c) 信噪比(SNR)：76.5 dBFS(70 MHz，2.0 V p-p输入范围)

d) 信噪比(SNR)：77.5 dBFS(70 MHz，2.6 V p-p输入范围)

e) SFDR：90 dBc(至奈奎斯特，2.0 V p-p输入范围)

f) DNL：±0.7 LSB；INL：±3.5 LSB(2.0 V p-p输入范围)

g) 串行LVDS(ANSI-644，默认)、低功耗，缩小范围选项(类似于IEEE 1596.3)

h) 650 MHz全功率模拟带宽

i)2 V p-p输入电压范围(支持高达2.6 V p-p)；串行端口控制； 全芯片及单一通道省电模式；灵活的位定向；内置生成及用户自定义数字测试码；多芯片同步和时钟分频器；可编程输出时钟与数据对准；待机模式。

AD9739型DAC主要特点为：

a) 采样率：2.5GHz

b) 精度：14bit

c) 支持三种插值模式；

d) 模拟带宽宽；

e) 接口：LVDS；

f) 低功耗.

实施例2：

如图1-图4所示，雷达信号处理装置，包括FPGA处理器和DSP处理器；所述FPGA处理器和DSP处理器相连接；所述FPGA处理器和DSP处理器分担对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理。这样，所述FPGA处理器和DSP处理器分担对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理，用两个处理器来进行脉压处理、信号检测、点迹处理和航迹处理，就会降低单一的处理器对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理负担过重、效率低下且出错率高的问题，而使得减轻了所述FPGA处理器和DSP处理器对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理的负担，提高了所述FPGA处理器和DSP处理器对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理的效率，也能降低了所述FPGA处理器和DSP处理器对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理的出错率。所述FPGA处理器和DSP处理器通过4路RapidIO接口相连接。这样的作为高速接口的4路RapidIO接口，能够使得所述FPGA处理器和DSP处理器之间的通信非常高效便捷。所述FPGA处理器用于对雷达信号进行脉压处理；所述DSP处理器用于对雷达信号进行信号检测、点迹处理和航迹处理。所述FPGA处理器用于对雷达信号进行脉压处理，所述DSP处理器用于对雷达信号进行信号检测、点迹处理和航迹处理，就能明确在FPGA处理器和DSP处理器之间进行对雷达信号处理的分工，使之对雷达信号的处理高效有序。所述DSP处理器与四通道ADC连接；所述四通道ADC用于接收雷达信号并进行对雷达信号的模数转化，所述模数转化后的数字信号发送到所述DSP处理器。所述DSP处理器还与DAC的输入端连接；所述DAC用于作为雷达信号的波形产生通道。所述FPGA处理器、四通道ADC和DAC均与时钟发生器连接；所述时钟发生器用于对所述FPGA处理器、四通道ADC和DAC提供时钟信号；所述时钟发生器还用于对提供给所述FPGA处理器和四通道ADC的时钟信号进行分配处理；所述FPGA处理器还与第一Flash存储器、RS422接口以及SATA接口连接；所述DSP处理器还与SEP接口、DDR3存储器以及88E1111连接。这样所述FPGA处理器和DSP处理器就能通过与之连接的存储器来缓存或存储数据，所述FPGA处理器和DSP处理器还能够通过各种接口与外部设备连接，使得更为灵活的与外部进行通信。所述DAC的输入端为无源耦合结构，所述无源耦合结构为直接通过变压器耦合到DAC输入端；所述DDR3存储器的数量为若干，考虑到布线简单，所述DDR3存储器采用串联拓扑结构，而非采用星形拓扑结构，考虑到信号完整性，所述DDR3存储器添加连接有端接电阻。所述DSP处理器为TMS6678型DSP处理器，所述FPGA处理器为XC6VLX240T-1FFG1156型FPGA处理器，所述四通道ADC为AD9653型四通道ADC，所述DAC为AD9739型DAC，所述时钟发生器为AD9516型时钟发生器。由于ADC工作在较低的频率，去ADC的时钟需要所述时钟发生器在2GHz新号的基础上分频，给FPGA的时钟也需要所述时钟发生器进行分频处理。AD9653型四通道ADC具有如下特点：

a) 1.8 V电源供电

b) 低功耗：每通道164 mW (125 MSPS)

c) 信噪比(SNR)：76.5 dBFS(70 MHz，2.0 V p-p输入范围)

d) 信噪比(SNR)：77.5 dBFS(70 MHz，2.6 V p-p输入范围)

e) SFDR：90 dBc(至奈奎斯特，2.0 V p-p输入范围)

f) DNL：±0.7 LSB；INL：±3.5 LSB(2.0 V p-p输入范围)

g) 串行LVDS(ANSI-644，默认)、低功耗，缩小范围选项(类似于IEEE 1596.3)

h) 650 MHz全功率模拟带宽

i)2 V p-p输入电压范围(支持高达2.6 V p-p)；串行端口控制； 全芯片及单一通道省电模式；灵活的位定向；内置生成及用户自定义数字测试码；多芯片同步和时钟分频器；可编程输出时钟与数据对准；待机模式。

AD9739型DAC主要特点为：

a) 采样率：2.5GHz

b) 精度：14bit

c) 支持三种插值模式；

d) 模拟带宽宽；

e) 接口：LVDS；

f) 低功耗.

所述雷达信号处理装置的方法，包括：

步骤1：所述四通道ADC接收雷达信号并进行对雷达信号的模数转化，所述模数转化后的数字信号发送到所述DSP处理器；

步骤2：所述DSP处理器对雷达信号进行信号检测、点迹处理和航迹处理；

步骤3：所述DSP处理器把雷达信号转发到所述FPGA处理器中，以此对雷达信号进行脉压处理。通过所述FPGA处理器和DSP处理器分担对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理，用两个处理器来进行脉压处理、信号检测、点迹处理和航迹处理，就会降低单一的处理器对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理负担过重、效率低下且出错率高的问题，而使得减轻了所述FPGA处理器和DSP处理器对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理的负担，提高了所述FPGA处理器和DSP处理器对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理的效率，也能降低了所述FPGA处理器和DSP处理器对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理的出错率。所述FPGA处理器用于对雷达信号进行脉压处理，所述DSP处理器用于对雷达信号进行信号检测、点迹处理和航迹处理，就能明确在FPGA处理器和DSP处理器之间进行对雷达信号处理的分工，使之对雷达信号的处理高效有序。

而为了实现远程监控数据的目的，DSP处理器还须实时的把所得到的数字信号数据传输到后台服务器显示出来以供远程监控，这样，所述DSP处理器与无线通信模块连接，所述无线通信模块通过无线网与无线网中的后台服务器连接，所述无线通信模块能够是3G模块或者4G模块，所述无线网能够是3G网络或者4G网络，后台服务器能够是PC机，于是，DSP处理器还须实时的把所得到的数字信号数据经由无线通信模块传输到后台服务器中显示出来以供远程监控，后台服务器在接收到数字信号数据后，还须对所述DSP处理器返回响应消息；然而目前的无线数据传递方式即便能达成后台服务器同DSP处理器间的数据往来；然而，由于经由无线网达到的DSP处理器与后台服务器间数据往来的容易泄密的可靠性不高的约束，所以，常常伴随着后台服务器与DSP处理器间数据往来的可靠性性能不高的缺陷；所以，提出一数据传递方法和***，来改善后台服务器与DSP处理器间数据传递的性能，是急需达到的目标。

经过改进，为了实现远程监控数据的目的，DSP处理器还须实时的把所得到的数字信号数据传递到后台服务器显示出来以供远程监控，这样，所述DSP处理器与无线通信模块连接，所述无线通信模块通过无线网与无线网中的后台服务器连接，所述无线通信模块能够是3G模块或者4G模块，所述无线网能够是3G网络或者4G网络，后台服务器能够是PC机，于是，DSP处理器还须实时的把所得到的数字信号数据经由无线通信模块传递到后台服务器中显示出来以供远程监控，后台服务器在接收到数字信号数据后，还须对所述DSP处理器返回响应消息；

所述DSP处理器把所得到的数字信号数据经由无线通信模块传递到后台服务器，包括如下步骤：

步骤A-1：收受DSP处理器经由USB口传递的数据一；所述数据一为所述数字信号数据。

进一步的，在须达成DSP处理器和后台服务器间的数据传递之际，起初，须把DSP处理器经由USB口相连的结构同无线通信模块相连，达成DSP处理器和无线通信模块间的物理连接，还有无线通信模块经由无线网同后台服务器相连，达成无线通信模块同后台服务器间的链路连接。

进一步的，在达成DSP处理器把数据一传递给后台服务器的期间，起初须无线通信模块经由USB口传递的方式收受DSP处理器传递的数据一。

步骤A-2：在认定数据一符合事先设定的传递要求一之际，经由无线网传递的方式朝后台服务器传递数据一，以此让后台服务器响应数据一来构造数据二。

进一步的，在无线通信模块认定数据一符合事先设定传递要求一之际，可经由无线网传递的方式朝后台服务器传递数据一，以此让后台服务器响应数据一来构造数据二；这样，无线通信模块认定数据一符合事先设定传递要求一的方法，包括如下步骤：

步骤B-1：收受DSP处理器经由USB口传递的运用事先设定的编码参数一编码后的数据三，数据三为经DSP处理器运用数据一凭借事先设定的编码器构造的编码数据；

进一步的，在DSP处理器里事先设定有编码参数一，在认定数据一符合事先设定传递要求一之际，须先要收受DSP处理器经由USB口传递的运用事先设定的编码参数一编码后的数据三；这里，DSP处理器里事先设定有编码器，该数据三是经DSP处理器运用数据一凭借事先设定的编码器构造的编码数据。

步骤B-2：运用事先设定的解码参数一对收受到的编码后的数据三执行解码，获得第一处理后的数据三；

进一步的，所述解码参数一是编码器运用编码参数一对数据一编码后的编码数据解码之际所须的参数。

进一步的，在无线通信模块中事先设定有解码参数一，当收受到DSP处理器经由USB口传递的运用事先设定的编码参数一编码后的数据三后，可运用无线通信模块中事先设定的解码参数一对收受到的编码后的数据三执行解码，获得第一处理后的数据三。

步骤B-3：凭借事先设定的编码器，运用数据一构造第二处理后的数据三；

进一步的，在无线通信模块里事先设定有编码器，并且该无线通信模块里事先设定的编码器和所述DSP处理器里事先设定的编码器一样。

步骤B-4：判定第一处理后的数据三是不是同第二处理后的数据三一样；在一样之际，执行步骤B-5；

步骤B-5：认定数据一符合事先设定的传递要求一。

进一步的，在判定出第一处理后的数据三和第二处理后的数据三一样，就认定数据一符合传递要求一，即为，无线通信模块收受到的数据一的确为经同它连接的DSP处理器传递的。

进一步的，在认定数据一符合事先设定传递要求一的方法里，在判定出第一处理后的数据三和第二处理后的数据三不一样之际，就认定数据一并非符合事先设定传递要求一，即为，无线通信模块收受到的数据一并非经同其连接的DSP处理器传递的。

要更能确保所述DSP处理器把所得到的数字信号数据经由无线通信模块传递到后台服务器的方法的可靠性，能够把数据一设成经DSP处理器传递的运用编码参数二编码后的初始数据一。

进一步的，在数据一是DSP处理器传递的运用编码参数二编码后的初始数据一之际，经由无线传递的方式朝后台服务器传递数据一，利于后台服务器响应数据一来构造数据二，包括：经由无线传递的方式朝后台服务器传递数据一，利于后台服务器运用事先设定的解码参数二对数据一执行解码，获得初始数据一，并响应初始数据一来构造数据二。

进一步的，解码参数二是编码器对运用编码参数二对数据一编码后的编码数据解码之际所须的参数。

进一步的，在DSP处理器里事先设定编码参数二，数据一是DSP处理器运用编码参数二对初始数据一执行编码后获得的。

进一步的，在后台服务器里事先设定解码参数二，在后台服务器收受到数据一，该数据一为对初始数据一执行编码获得的之际，运用其事先设定的解码参数二对数据一执行解码，获得初始数据一，以此响应初始数据一来构造数据二。

这样的方法，运用在无线通信模块上，经由收受DSP处理器经由无线传递方式传递的数据一；还有在认定数据一符合事先设定传递要求一之际，经无线传递的方式朝后台服务器传递数据一，利于后台服务器响应数据一来构造数据二的方式，达成了DSP处理器运用无线通信模块经由无线网达成与后台服务器执行数据传递的效果，克服了目前经由无线网达到的DSP处理器与后台服务器间数据往来的容易泄密的可靠性不高的约束，改善了后台服务器与DSP处理器间数据传递的性能。

所述后台服务器对所述DSP处理器返回响应消息的方法，运用在后台服务器收受到数据一，构造用于给DSP处理器的作为响应消息的数据二后，凭借所述DSP处理器、无线通信模块和后台服务器间的相连结构，经后台服务器把数据二经由无线通信模块传递给DSP处理器的方法，该方法包括如下步骤：

步骤C-1：收受后台服务器经由无线传递的方式传递的数据二；

进一步的，在后台服务器收受到数据一，且凭借数据一获得用于响应给DSP处理器的数据二后，能起初经由无线传递的方式经后台服务器把数据二朝无线通信模块传递，所以，无线通信模块能收受后台服务器经由无线传递的方式传递的数据二。

步骤C-2：经由无线传递方式把数据二朝DSP处理器传递，利于在DSP处理器认定数据二符合事先设定的传递要求二之际，运用数据二达成对其的管控。

进一步的，在无线通信模块经由无线传递的方式收受到后台服务器传递的数据二后，能经由USB口把该数据二朝DSP处理器传递，利于在DSP处理器收受到数据二，并认定数据二符合事先设定的传递要求二之际，运用该数据二达成对其的管控。

要更能确保所述后台服务器对所述DSP处理器返回响应消息的方法的可靠性，能够把数据二设成经后台服务器响应初始数据一构造的初始数据二，还运用事先设定的解码参数二对初始数据二执行编码构造。

就像，在后台服务器收受到的数据一是DSP处理器传递的运用编码参数二编码后的初始数据一之际，后台服务器在收受到数据一后可运用其事先设定的解码参数二对数据一执行解码，获得初始数据一；接着能经后台服务器凭借初始数据一获得用来响应给DSP处理器的初始数据二，要确保数据传递方法的可靠性，后台服务器会运用事先设定的解码参数二对初始数据二执行编码来构造数据二。

进一步的，在数据二是后台服务器响应初始数据一构造的初始数据二，还运用事先设定的解码参数二对初始数据二执行编码构造之际，经由无线传递的方式把数据二朝DSP处理器传递，利于在DSP处理器认定数据二符合事先设定传递要求二之际，运用数据二达成对其的管控，包括：经由无线传递方式把数据二朝DSP处理器传递，利于DSP处理器运用事先设定的编码参数二对数据二执行解码，获得初始数据二，还运用初始数据二达成对其的管控。

后台服务器为经由无线传递的方式把数据二传递到无线通信模块，接着经无线通信模块把数据二经由USB口传递到DSP处理器，达成了后台服务器运用无线通信模块达成与DSP处理器执行数据传递的效果，更能改善后台服务器和DSP处理器间数据传递的性能。

以上以用实施例说明的方式对本发明作了描述，本领域的技术人员应当理解，本公开不限于以上描述的实施例，在不偏离本发明的范围的情况下，可以做出各种变化、改变和替换。

Claims (9)

1.一种雷达信号处理装置，其特征在于，包括FPGA处理器和DSP处理器；

所述FPGA处理器和DSP处理器相连接；

所述FPGA处理器和DSP处理器分担对雷达信号进行脉压处理、信号检测、点迹处理和航迹处理。

2.根据权利要求1所述的雷达信号处理装置，其特征在于，所述FPGA处理器和DSP处理器通过4路RapidIO接口相连接。

3.根据权利要求1所述的雷达信号处理装置，其特征在于，所述FPGA处理器用于对雷达信号进行脉压处理；

所述DSP处理器用于对雷达信号进行信号检测、点迹处理和航迹处理。

4.根据权利要求1所述的雷达信号处理装置，其特征在于，所述DSP处

理器与四通道ADC连接；

所述四通道ADC用于接收雷达信号并进行对雷达信号的模数转化，所述模数转化后的数字信号发送到所述DSP处理器。

5.根据权利要求1所述的雷达信号处理装置，其特征在于，所述DSP处理器还与DAC的输入端连接；

所述DAC用于作为雷达信号的波形产生通道。

6.根据权利要求1所述的雷达信号处理装置，其特征在于，所述FPGA处理器、四通道ADC和DAC均与时钟发生器连接；

所述时钟发生器用于对所述FPGA处理器、四通道ADC和DAC提供时钟信号；

所述时钟发生器还用于对提供给所述FPGA处理器和四通道ADC的时钟信号进行分配处理；

所述FPGA处理器还与第一Flash存储器、RS422接口以及SATA接口连接；

所述DSP处理器还与SEP接口、DDR3存储器以及88E1111连接。

7.根据权利要求6所述的雷达信号处理装置，其特征在于，所述DAC的输入端为无源耦合结构，所述无源耦合结构为直接通过变压器耦合到DAC输入端；

所述DDR3存储器的数量为若干，所述DDR3存储器采用串联拓扑结构，所述DDR3存储器添加有端接电阻。

8.根据权利要求6所述的雷达信号处理装置，其特征在于，所述DSP处理器为TMS6678型DSP处理器，所述FPGA处理器为XC6VLX240T-1FFG1156型FPGA处理器，所述四通道ADC为AD9653型四通道ADC，所述DAC为AD9739型DAC，所述时钟发生器为AD9516型时钟发生器。

9.一种雷达信号处理装置的方法，其特征在于，包括：

步骤1：所述四通道ADC接收雷达信号并进行对雷达信号的模数转化，所述模数转化后的数字信号发送到所述DSP处理器；

步骤2：所述DSP处理器对雷达信号进行信号检测、点迹处理和航迹处理；

步骤3：所述DSP处理器把雷达信号转发到所述FPGA处理器中，以此对雷达信号进行脉压处理。

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