CN110912650B - 一种数字基带调制架构及其延时缓冲控制方法 - Google Patents

Abstract

本发明公开了一种数字基带调制架构及其延时缓冲控制方法，涉及无线通信发射机及信号处理技术领域。本发明的数字基带调制架构是基于逐级数据请求机制的低延时逐比特可变数字基带调制架构，其包括信道编码模块、调制编帧模块和速率变换模块，本申请的数字基带调制架构，忽略了星座映射模块和RRC滤波模块。本发明在传统架构的基础上增加速率转换模块，提出了新的数据缓存深度计算方法，通过改变速率转换因子，可以实现传输速率逐比特可变的数字基带调制架构。

Description

一种数字基带调制架构及其延时缓冲控制方法

技术领域

本发明涉及无线通信发射机及信号处理技术领域，更具体的说涉及一种数字基带调制架构及其延时缓冲控制方法。

背景技术

在现代无线通信单载波频域均衡***(SC-FDE)中，发射机数字基带信号处理架构主要由信道编码、星座映射、编帧、成型滤波(RRC)组成。

信道编码的任务是在发送端以可控的方式对要发送的信息中加入一定的冗余度，在接收端这些冗余度可以用来检测并且纠正信息通过信道传输产生的错误，以提高***的误码率性能。根据用途，信道编码可以分为检错码和纠错码，检错码以检错为目的，不一定能纠错，纠错码以纠错为目的，一定能检错；根据纠错码各码组信息元和监督元的函数关系，又可以分为线性码和非线性码；根据各码元与本组信息的关系，纠错码又可以分为分组码和卷积码，分组码的各码元仅与本组信息元有关，卷积码中码元不仅与本组的信息员有关，而且还与前面的若干组的信息元有关。因此，在实际应用中，大约有30多种信道编码方式可供选择，比如线性分组码、RS编码、循环码、BCH码、卷积码、Turbo码等，不同编码方式有不同的编码效率R_b＝k/n，其中k是信息元的个数，n为码长。

星座映射的任务是根据调制方式对信道编码输出的二进制比特流进行星座映射，得到复数形式的I/Q数据，常见的星座映射方式包括BPSK、QPSK、MQAM等。实际***会根据不同的数据传输速率要求采用不同的映射方式。以MQAM为例，一个符号对应的比特数为m＝log₂M，当M∈{4,16,32,64,128,256}，则m∈{2,4,5,6,7,8}。

所以在一个具体通信***中，发射机数字基带传输速率可用R＝R_s·m·R_b表示，其中R_s为符号速率，典型值为3.84Msps。

编帧模块主要对I/Q两路数据前加入循环前缀CP及独特字(UW)以形成训练序列，循环前缀的作用是消除码间干扰，CP的产生方法是先将数据分块，每N个点为一块，然后将每N点数据的后M点放在该数据块之前。UW序列作用是信道估计。真实的信道频域分量非常丰富，为了进行完整的信道估计，要求独特字(UW)具有幅频均匀特性。

成型滤波主要是根据频谱要求完成脉冲成形滤波，最后将成形滤波(RRC)数据转换成数字基带模拟信号，并完成正交调制。为了将成形滤波数据转换成数字基带模拟信号，成形滤波器输出的数据速率需要和数模转换(DAC)的采样率一致。

这种架构的的首要缺点是延时不可控，真实数字基带信号处理有大量的数据缓存区。这些延时将导致传统架构没法应用在低延时无线传输领域。

这种架构另一个缺点是传输速率可变范围有限，可变次数大概等于星座映射种类和信道编码方式种类之积，为了实现数据传输速率的可变，传统架构可以采用的方法有，改变***时钟频率，信道编码方式和数据调制(映射)方式。改变时钟频率需要采用专门的时钟产生芯片，如直接数字频率合成DDS芯片，这种方法硬件设计复杂度、成本都很高。改变信道编码方式和星座映射点数，虽然可以实现传输速率在一定范围可变，但很难实现逐比特传输速率可变。

发明内容

为了克服上述现有技术中存在的缺陷和不足，本发明提供了一种数字基带调制架构及其延时缓冲方法，本发明的发明目的在于解决现有技术中存在的无法应用在低延时无线传输领域以及很难实现逐比特传输速率可变的问题，本发明的数字基带调制架构是基于逐级数据请求机制的低延时逐比特可变数字基带调制架构，其包括信道编码模块、调制编帧模块和速率变换模块，本申请的数字基带调制架构，忽略了星座映射模块和RRC滤波模块。本发明在传统架构的基础上增加速率转换模块，提出了一种新的数字基带调制架构及延时缓冲控制方法，通过改变速率转换因子，可以实现传输速率逐比特可变。

为了解决上述现有技术中存在的问题，本发明是通过下述技术方案实现的：

一种数字基带调制架构，包括信道编码模块、调制编帧模块和速率变换模块；其特征在于：所述速率变换模块内设置有两个子缓存区，子缓存区buf1用于将输入的N个串行数据进行时域对齐；子缓存区buf2用于对N个对齐的数据进行存储；速率变换模块中的累加器对速率变换因子做累加器操作，累加器当前值为sum,速率变换模块把sum当前值的整数部分作为地址读取子缓存区buf2中的两个数D_fir、D_sec，再根据sum当前值的小数部分对D_fir、D_sec做内插；通过改变速率变换因子r，可以实现1sps传输速率逐比特可变；通过设定速率变换因子，速率变换模块向调制编帧模块请求数据，调制编帧模块向信道编码模块请求数据，信道编码模块发送数据给调制编码模块，当调制编码模块中数据量大于设定阈值时，开始发送数据给速率转换模块。

所述速率变换模块向调制编帧模块请求数据，具体是指，速率变换模块实时判断子缓存区buf1数据量是否大于设定阈值，若是，则不发送数据请求信号，速率变换模块输出恒定数据速率的数据；若不是，则发送数据请求信号到调制编帧模块。

速率变换模块产生数据传输延时主要由子缓存区buf1产生，当子缓存区buf1深度越大，则延时越大，速率变换模块接收调制编帧模块的分块数据，以恒定的速率输出数据。

所述调制编帧模块向信道编码模块请求数据，具体是指，当调制编帧模块响应数据请求信号时，首先判断其内部缓存区的剩余数据量是否大于设定阈值，若是，则不发送数据请求信号到信道编码模块，并开始按照相应的帧格式发送数据块；若不是，则发送数据请求信号到信道编码模块。

基于本发明的数字基带调制架构的逐级数据请求机制，本发明还提出了一种数字基带调制架构的延时缓冲控制方法。

一种数字基带调制架构的延时缓冲控制方法，其特征在于：

信道编码时钟域为clk_chan-enc，调制编帧模块时钟域为clk_frame，速率变换模块时钟域clk_rate，信道编码缓存区深度为D_chan-enc，调制编帧缓存区深度为D_frame，速率变换模块缓存区深度为D_rate，信道编码数据输出平均速率为R_chan-enc，调制编帧模块数据输出平均速率为R_frame，速率变换模块数据输出速率R_rate，则调制架构的延时可近似表示为：

T_delay≈D_chan-enc/R_chan-enc+D_frame/R_frame+D_rate/R_rate

因此，可通过调整缓存区深度D_chan-enc、D_frame、D_rate控制数字调制的延时。

与现有技术相比，本发明所带来的有益的技术效果表现在：

1、本发明提案与背景技术中最接近的现有技术是依靠改变时钟频率、调制方式、信道编码效率实现数据传输速率可调数字基带调制架构，两者都面向通用发射机的数字基带调制架构，相比之下本发明的技术优点表现在：

(1)相比于现有的发射机数字基带调制架构，本提案具有发射机可控低延时的技术优点。传统架构依赖于深度很大的缓存模块，其中调制编帧和信道编码缓存区深度的设计仅依靠经验选择，而本提案在传统架构的基础上增加速率转换模块，提出了新的数据缓存深度计算方法，通过改变速率转换因子，可以实现传输速率逐比特可变的数字基带调制架构；

(2)相比于现有的发射机数字基带调制架构，本提案通过逐级数据请求的机制，保证数字数据处理传输路径上的各个模块都有足够的数据，从而避免了传统架构上某些缓存区被读空的现象，这样可以保证数字基带调制以恒定速率连续的方式输出数据给后级DAC模块，用于正交调制。

2、本发明在传统数字基带调制架构的基础上有两点创新，第一点是增加了任意速率变换模块，第二是逐级请求机制。本方案涉及的第一级数据请求是速率变换模块到调制编帧模块的数据请求req1，第二级数据请求是调制编帧模块到信道编码模块的数据请求req2。

3、通过本发明的逐级数据请求机制，不仅可以保证数据传输的连续性，而且可以大大减小信道编码，调制编帧，速率变换模块中缓存深度，从而降低数据传输延时，这种架构在低延时无线数据传输***中得到很好的应用。

4、本发明提出全新的发射机数字基带调制架构，这种架构在传统调制架构中调制编码模块后增加了速率变换模块，通过设定速率变换因子，速率变换模块向调制编帧请求数据，调制编帧模块向信道编码模块请求数据，这种逐级数据请求机制可以实现传输速率逐比特可变的数字基带调制架构，具有很好的通用性。

5、在本发明中，基于逐级数据请求机制逐比特可变数字基带调制架构，提出了独特的信道编码、调制编帧、速率编码模块数据缓存区深度计算方法，在保证数据正常有效传输的同时，降低信道编码、调制编帧、速率变换模块缓存区引入的不必要的延时。

附图说明

图1为本发明数字基带调制架构图；

图2为本发明分块数据传输帧结构及数据请求时序图；

图3为本发明逐级数据请求机制流程图。

具体实施方式

下面结合说明书附图，对本发明的技术方案作出进一步详细地阐述。

实施例1

作为本发明一较佳实施例，参照说明书附图1-3，本实施例公开了：

一种数字基带调制架构，包括信道编码模块、调制编帧模块和速率变换模块；所述速率变换模块内设置有两个子缓存区，子缓存区buf1用于将输入的N个串行数据进行时域对齐；子缓存区buf2用于对N个对齐的数据进行存储；速率变换模块中的累加器对速率变换因子做累加器操作，累加器当前值为sum,速率变换模块把sum当前值的整数部分作为地址读取子缓存区buf2中的两个数D_fir、D_sec，再根据sum当前值的小数部分对D_fir、D_sec做内插；通过改变速率变换因子r，可以实现1sps传输速率逐比特可变；通过设定速率变换因子，速率变换模块向调制编帧模块请求数据，调制编帧模块向信道编码模块请求数据，信道编码模块发送数据给调制编码模块，当调制编码模块中数据量大于设定阈值时，开始发送数据给速率转换模块。

实施例2

作为本发明又一较佳实施例，参照说明书附图1、2和3，本实施例公开了：

一种数字基带调制架构，包括信道编码模块、调制编帧模块和速率变换模块；所述速率变换模块内设置有两个子缓存区，子缓存区buf1用于将输入的N个串行数据进行时域对齐；子缓存区buf2用于对N个对齐的数据进行存储；速率变换模块中的累加器对速率变换因子做累加器操作，累加器当前值为sum,速率变换模块把sum当前值的整数部分作为地址读取子缓存区buf2中的两个数D_fir、D_sec，再根据sum当前值的小数部分对D_fir、D_sec做内插；通过改变速率变换因子r，可以实现1sps传输速率逐比特可变；通过设定速率变换因子，速率变换模块向调制编帧模块请求数据，调制编帧模块向信道编码模块请求数据，信道编码模块发送数据给调制编码模块，当调制编码模块中数据量大于设定阈值时，开始发送数据给速率转换模块。

所述速率变换模块向调制编帧模块请求数据，具体是指，速率变换模块实时判断子缓存区buf1数据量是否大于设定阈值，若是，则不发送数据请求信号，速率变换模块输出恒定数据速率的数据；若不是，则发送数据请求信号到调制编帧模块；所述调制编帧模块向信道编码模块请求数据，具体是指，当调制编帧模块响应数据请求信号时，首先判断其内部缓存区的剩余数据量是否大于设定阈值，若是，则不发送数据请求信号到信道编码模块，并开始按照相应的帧格式发送数据块；若不是，则发送数据请求信号到信道编码模块。

在本实施例中，基于本发明的数字基带调制架构的逐级数据请求机制，本发明还提出了一种数字基带调制架构的延时缓冲控制方法。

一种数字基带调制架构的延时缓冲控制方法，其特征在于：

信道编码时钟域为clk_chan-enc，调制编帧模块时钟域为clk_frame，速率变换模块时钟域clk_rate，信道编码缓存区深度为D_chan-enc，调制编帧缓存区深度为D_frame，速率变换模块缓存区深度为D_rate，信道编码数据输出平均速率为R_chan-enc，调制编帧模块数据输出平均速率为R_frame，速率变换模块数据输出速率R_rate，则调制架构的基础延时可近似表示为：

T_delay≈D_chan-enc/R_chan-enc+D_frame/R_frame+D_rate/R_rate

通过调整缓存区深度D_chan-enc、D_frame、D_rate控制数字调制的延时。

实施例3

作为本发明又一较佳实施例，参照说明书附图1-3，本实施例公开了：

本实施例提出的是一种全新的基于逐级数据请求机制的低延时逐比特可变数字基带调制架构，包括信道编码，调制编帧(星座映射和循环前缀编帧)，速率变换模块。其基本的实现结构如图1所示(忽略星座映射和RRC滤波)，本方案在传统数字基带调制架构的基础上有两点创新，第一点是增加了任意速率变换模块，第二是逐级请求机制。本方案涉及的第一级数据请求是速率变换模块到调制编帧模块的数据请求req1，第二级数据请求是调制编帧模块到信道编码模块的数据请求req2。

速率变换模块内部有两个子缓存区，子缓存区1(buf1)用于将输入的N个串行数据时域对齐，N可选的数字有2、4、8等，子缓存区2(buf2)用于对N个对齐的数据存储。速率变换模块中的累加器对速率变换因子做累加器操作，累加器当前值为sum,速率变换模块把sum当前值的整数部分作为地址读取子缓存区2(buf2)中的两个数(D_fir,D_sec)，再根据sum当前值的小数部分对(D_fir,D_sec)做内插。通过改变速率变换因子r，可以实现1sps传输速率逐比特可变。本模块缓存区引入的延时主要在子缓存区1。

在分块传输通信***中，为了抗多径干扰能力，常常会在信号的数据帧之间加入保护隔离，本方案采用的循环前缀数据帧格式如图2，CP方式将每个数据帧最后的若干个样点复制到该帧的最前端，具有一定的周期性，能够大大减小信号的多径衰落的影响。

本方案提出逐级数据请求机制工作流程如图3，***开始工作时，进行复位操作。然后速率变换模块实时判断内部缓存区buf1数据量是否大于设定阈值，若是，则不发送数据请求信号，速率变换模块输出恒定数据速率的数据，若不是，则发送数据请求信号到调制编帧模块，此时，调制编帧模块开始响应数据请求信号。速率变换模块产生数据传输延时主要由内部缓存区buf1产生，当缓存区深度越大，延时越大，速率变换模块接收调制编帧模块的分块数据，以恒定的速率输出数据。

当调制编帧模块响应数据请求信号时，首先判断内部缓存区的剩余数据量是否大于设定阈值，若是，则不发送数据请求信号到信道编码并开始按照相应的帧格式发送数据块，如图2，若不是，则发送数据请求信号到信道编码模块，等待信道编码模块发送数据给调制编码模块，当调制编码模块中数据量大于设定阈值时，开始发送数据给速率转换模块。

通过这种逐级数据请求机制，不仅可以保证数据传输的连续性，而且可以大大减小信道编码，调制编帧，速率变换模块中缓存深度，从而降低数据传输延时，这种架构在低延时无线数据传输***中得到很好的应用。

基于逐级数据请求机制，本方案提出了新的低延时缓存深度控制方法，具体分析如下，

假定，信道编码时钟域为clk_chan-enc，调制编帧模块时钟域为clk_frame，速率变换模块时钟域clk_rate，信道编码缓存区深度为D_chan-enc，调制编帧缓存区深度为D_frame，速率变换模块缓存区深度为D_rate，信道编码数据输出平均速率为R_chan-enc，调制编帧模块数据输出平均速率为R_frame，速率变换模块数据输出速率R_rate，则调制架构的基础延时可近似表示为：

T_delay≈D_chan-enc/R_chan-enc+D_frame/R_frame+D_rate/R_rate

因此，可以通过调整缓存区深度D_chan-enc、D_frame、D_rate控制数字调制的延时。

Claims (3)

1.一种数字基带调制架构，包括信道编码模块、调制编帧模块和速率变换模块；其特征在于：所述速率变换模块内设置有两个子缓存区，子缓存区buf1用于将输入的N个串行数据进行时域对齐；子缓存区buf2用于对N个对齐的数据进行存储；速率变换模块中的累加器对速率变换因子做累加器操作，累加器当前值为sum,速率变换模块把sum当前值的整数部分作为地址读取子缓存区buf2中的两个数D_fir、D_sec，再根据sum当前值的小数部分对D_fir、D_sec做内插；通过改变速率变换因子r，可以实现1sps传输速率逐比特可变；通过设定速率变换因子，速率变换模块向调制编帧模块请求数据，调制编帧模块向信道编码模块请求数据，信道编码模块发送数据给调制编码模块，当调制编码模块中数据量大于设定阈值时，开始发送数据给速率转换模块；

所述速率变换模块向调制编帧模块请求数据，具体是指，速率变换模块实时判断子缓存区buf1数据量是否大于设定阈值，若是，则不发送数据请求信号，速率变换模块输出恒定数据速率的数据；若不是，则发送数据请求信号到调制编帧模块；

所述调制编帧模块向信道编码模块请求数据，具体是指，当调制编帧模块响应数据请求信号时，首先判断其内部缓存区的剩余数据量是否大于设定阈值，若是，则不发送数据请求信号到信道编码模块，并开始按照相应的帧格式发送数据块；若不是，则发送数据请求信号到信道编码模块。

2.如权利要求1所述的一种数字基带调制架构，其特征在于：速率变换模块产生数据传输延时主要由子缓存区buf1产生，当子缓存区buf1深度越大，则延时越大，速率变换模块接收调制编帧模块的分块数据，以恒定的速率输出数据。

3.如权利要求1所述的一种数字基带调制架构的延时缓冲控制方法，其特征在于：

信道编码时钟域为clk_chan-enc，调制编帧模块时钟域为clk_frame，速率变换模块时钟域clk_rate，信道编码缓存区深度为D_chan-enc，调制编帧缓存区深度为D_frame，速率变换模块缓存区深度为D_rate，信道编码数据输出平均速率为R_chan-enc，调制编帧模块数据输出平均速率为R_frame，速率变换模块数据输出速率R_rate，则调制架构的基础延时可近似表示为：

T_delay≈D_chan-enc/R_chan-enc+D_frame/R_frame+D_rate/R_rate

通过调整缓存区深度D_chan-enc、D_frame、D_rate控制数字调制的延时。

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