CN110912555A - 一种采用高速d/a预置技术的锁相环电路结构 - Google Patents

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高峯
杜勇
胡天涛
许友坤
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    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明公开了一种采用高速D/A预置技术的锁相环电路结构，包括由鉴相器、单刀双掷开关、无源环路滤波器、压控振荡器和耦合器构成的锁相环路，以及高速D/A和FPGA控制电路，鉴相器的输出端与单刀双掷开关的第一模拟量输入端连接，单刀双掷开关的模拟量输出端与无源环路滤波器的输入端连接；高速D/A的输出端与单刀双掷开关的第二模拟量输入端电气连接；FPGA控制电路的数字量第一输出端与鉴相器的控制端电气连接，FPGA控制电路的数字量第二输出端与单刀双掷开关的控制端电气连接，FPGA控制电路的数字量第三输出端与高速D/A的控制端电气连接。与现有技术相比，本发明提出的电路结构简单、通用性强，能够广泛运用在各种低噪声宽带捷变频锁相环电路中。

Description

一种采用高速D/A预置技术的锁相环电路结构
技术领域
本发明涉及一种采用高速D/A预置技术的锁相环电路结构，属于锁相环技术领域。
背景技术
目前，锁相环是应用最广泛的频率合成方式之一。但随着对频率合成器指标要求的不断提高，简单的锁相环电路已无法满足频率合成器宽频带、低噪声、快速锁定等特征的需求。为了实现宽频带频率合成器，锁相环一般会加入防错锁电路设计。通常的做法有两种，一种是利用加法器对锁相环中压控振荡器进行预置；另一种是利用辅助锁相环对主锁相环中压控振荡器进行预置。
加法器方式主要是利用运算放大器将DA与环路滤波器结合以实现锁相环的防错锁功能。这种方式虽然电路结构简单，并可实现快速预置压控振荡器的功能，但缺点在于使用了运算放大器，引入了附加噪声，无法满足低噪声锁相环电路的需求。
辅助锁相环方式主要是利用一个易锁环帮助主锁相环正确锁定。这种方案虽然不会在主锁相环中引入多余噪声，但环路锁定时间过长，无法满足锁相环快速锁定的需求。
发明内容
本发明要解决的技术问题是：提供一种采用高速D/A预置技术的锁相环电路结构，以解决现有锁相环快锁与放错锁电路中存在的因使用运算放大器而导致无法满足低噪声锁相环电路的需求，或虽然实现了低噪声的需求，但环路锁定时间过长，无法满足锁相环快速锁定需求的技术问题。
本发明的技术方案是：一种采用高速D/A预置技术的锁相环电路结构，包括由鉴相器、无源环路滤波器、压控振荡器和耦合器构成的锁相环路，还包括单刀双掷开关、高速D/A和FPGA控制电路，
所述单刀双掷开关设置在所述鉴相器与所述无源环路滤波器之间，所述鉴相器的输出端与所述单刀双掷开关的第一模拟量输入端连接，所述单刀双掷开关的模拟量输出端与所述无源环路滤波器的输入端连接；
所述高速D/A的输出端与所述单刀双掷开关的第二模拟量输入端电气连接；
所述FPGA控制电路的数字量第一输出端与所述鉴相器的控制端电气连接，所述FPGA控制电路的数字量第二输出端与所述单刀双掷开关的控制端电气连接，所述FPGA控制电路的数字量第三输出端与所述高速D/A的控制端电气连接。
优选的，还包括参考晶振，所述参考晶振的输出端与所述鉴相器的第一模拟量输入端电气连接。
优选的，在所述锁相环路中，所述无源环路滤波器的输出端与所述压控振荡器的输入端电气连接，所述压控振荡器的输出端与所述耦合器的输入端电气连接，所述耦合器的第一输出端与所述鉴相器的第二模拟量输入端电气连接，所述耦合器的第二输出端用于输出锁相环频率合成信号。
优选的，所述单刀双掷开关为单刀双掷直流开关。
本发明的有益效果是：本发明锁相环电路结构利用高速D/A的输出快速响应特性以实现快速预置压控振荡器输出频率的功能，利用无源环路滤波器低噪声附加特性以实现锁相环的低噪声指标，利用无源环路滤波器以实现锁相环能够正确锁在目标频点的功能。与现有技术相比，本发明锁相环电路结构简单、通用性强，解决了现有锁相环快锁与防错锁电路中存在的因使用运算放大器而导致无法满足低噪声锁相环电路的需求，或虽然实现了低噪声的需求，但环路锁定时间过长，无法满足锁相环快速锁定需求的技术问题，能够广泛运用在各种低噪声宽带捷变频锁相环电路中。
附图说明
图1 为本发明实施例的电路原理框图；
附图说明：1FPGA控制电路，2高速D/A，3参考晶振，4鉴相器，5单刀双掷开关，6无源环路滤波器，7压控振荡器，8耦合器。
具体实施方式
下面结合附图及具体的实施例对发明进行进一步介绍：
下面结合附图及具体的实施例对发明进行进一步介绍：
请参阅图1，根据本发明实施例一种采用高速D/A预置技术的锁相环电路结构，包括由鉴相器4、单刀双掷开关5、无源环路滤波器6、压控振荡器7和耦合器8构成的锁相环路。具体地，鉴相器4的输出端与单刀双掷开关5的第一模拟量输入端连接，单刀双掷开关5的模拟量输出端与无源环路滤波器6的输入端连接，无源环路滤波器6的输出端与压控振荡器7的输入端电气连接，压控振荡器7的输出端与耦合器8的输入端电气连接，耦合器8的第一输出端与鉴相器4的第二模拟量输入端电气连接，耦合器8的第二输出端用于输出锁相环频率合成信号。单刀双掷开关5可以为单刀双掷直流开关。
还包括高速D/A2，高速D/A2的输出端与单刀双掷开关5的第二模拟量输入端电气连接。
还包括FPGA控制电路1，FPGA控制电路1的数字量第一输出端与鉴相器4的控制端电气连接，FPGA控制电路1的数字量第二输出端与单刀双掷开关5的控制端电气连接，FPGA控制电路1的数字量第三输出端与高速D/A2的控制端电气连接。
还包括参考晶振3，参考晶振3的输出端与鉴相器4的第一模拟量输入端电气连接。
本发明可根据所需输出的频点，先通过FPGA控制电路1控制高速D/A2输出模拟电压，同时控制单刀双掷开关5使压控振荡器7预置到目标频点，最后再控制鉴相器4与单刀双掷开关5使锁相环输出正确的频率合成信号。本发明锁相环电路结构利用高速D/A2的输出快速响应特性以实现快速预置压控振荡器7输出频率的功能，利用无源环路滤波器6低噪声附加特性以实现锁相环的低噪声指标，利用无源环路滤波器6以实现锁相环能够正确锁在目标频点的功能。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (4)

1.一种采用高速D/A预置技术的锁相环电路结构，包括由鉴相器(4)、无源环路滤波器(6)、压控振荡器(7)和耦合器(8)构成的锁相环路，其特征在于，还包括单刀双掷开关(5)、高速D/A(2)和FPGA控制电路(1)，
所述单刀双掷开关(5)设置在所述鉴相器(4)与所述无源环路滤波器(6)之间，所述鉴相器(4)的输出端与所述单刀双掷开关(5)的第一模拟量输入端连接，所述单刀双掷开关(5)的模拟量输出端与所述无源环路滤波器(6)的输入端连接；
所述高速D/A(2)的输出端与所述单刀双掷开关(5)的第二模拟量输入端电气连接；
所述FPGA控制电路(1)的数字量第一输出端与所述鉴相器(4)的控制端电气连接，所述FPGA控制电路(1)的数字量第二输出端与所述单刀双掷开关(5)的控制端电气连接，所述FPGA控制电路(1)的数字量第三输出端与所述高速D/(2)的控制端电气连接。
2.根据权利要求1所述的采用高速D/A预置技术的锁相环电路结构，其特征在于，还包括参考晶振(3)，所述参考晶振(3)的输出端与所述鉴相器(4)的第一模拟量输入端电气连接。
3.根据权利要求1所述的采用高速D/A预置技术的锁相环电路结构，其特征在于，在所述锁相环路中，所述无源环路滤波器(6)的输出端与所述压控振荡器(7)的输入端电气连接，所述压控振荡器(7)的输出端与所述耦合器(8)的输入端电气连接，所述耦合器(8的第一输出端与所述鉴相器(4的第二模拟量输入端电气连接，所述耦合器(8)的第二输出端用于输出锁相环频率合成信号。
4.根据权利要求1所述的采用高速D/A预置技术的锁相环电路结构，其特征在于，所述单刀双掷开关(5)为单刀双掷直流开关。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015081564A1 (zh) * 2013-12-06 2015-06-11 海能达通信股份有限公司 基于锁相环频率快速锁定的频率合成方法及其电路
CN105429641A (zh) * 2015-12-16 2016-03-23 贵州航天计量测试技术研究所 一种防错锁高性能宽带微波频率合成器
CN205232198U (zh) * 2015-12-16 2016-05-11 贵州航天计量测试技术研究所 一种防错锁高性能宽带微波频率合成器
CN206164503U (zh) * 2016-11-22 2017-05-10 贵州航天计量测试技术研究所 一种小型化宽带低杂散微波频率合成器
CN207427123U (zh) * 2017-12-15 2018-05-29 贵州航天计量测试技术研究所 一种采用锁相环滤波原理的超宽带低相噪频率源
CN109088634A (zh) * 2018-07-13 2018-12-25 东南大学 一种低相噪宽频带微波频率源电路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015081564A1 (zh) * 2013-12-06 2015-06-11 海能达通信股份有限公司 基于锁相环频率快速锁定的频率合成方法及其电路
CN105429641A (zh) * 2015-12-16 2016-03-23 贵州航天计量测试技术研究所 一种防错锁高性能宽带微波频率合成器
CN205232198U (zh) * 2015-12-16 2016-05-11 贵州航天计量测试技术研究所 一种防错锁高性能宽带微波频率合成器
CN206164503U (zh) * 2016-11-22 2017-05-10 贵州航天计量测试技术研究所 一种小型化宽带低杂散微波频率合成器
CN207427123U (zh) * 2017-12-15 2018-05-29 贵州航天计量测试技术研究所 一种采用锁相环滤波原理的超宽带低相噪频率源
CN109088634A (zh) * 2018-07-13 2018-12-25 东南大学 一种低相噪宽频带微波频率源电路

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