CN110911491A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN110911491A
CN110911491A CN201910180105.2A CN201910180105A CN110911491A CN 110911491 A CN110911491 A CN 110911491A CN 201910180105 A CN201910180105 A CN 201910180105A CN 110911491 A CN110911491 A CN 110911491A
Authority
CN
China
Prior art keywords
electrode
trench
insulating film
semiconductor device
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910180105.2A
Other languages
English (en)
Other versions
CN110911491B (zh
Inventor
西胁达也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Publication of CN110911491A publication Critical patent/CN110911491A/zh
Application granted granted Critical
Publication of CN110911491B publication Critical patent/CN110911491B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

实施方式提供一种能够提高耐压的半导体装置，其具备：第一导电型的第一半导体层；第一导电型的第二半导体层；第二导电型的第一半导体区域；第一导电型的第二半导体区域；第一电极，与第二半导体区域电连接；第二电极，隔着第一绝缘膜配置在第一沟槽内；多个柱状的第一场板电极，与第一电极电连接，夹着第二电极，隔着第二绝缘膜而配置在孔内；多个第三电极，从第一绝缘膜的端部延伸，隔着第三绝缘膜配置在第二沟槽内，从第二电极的端部以条状延伸；多个第二场板电极，与第一场板电极分离，隔着第四绝缘膜配置在第三沟槽内，经由第一电极与第一场板电极电连接，夹着或包围第三电极，并以条状延伸；以及第四电极，与第二电极和第三电极电连接。

Description

半导体装置
相关申请
本申请享受以日本专利申请第2018－174320号(申请日：2018年9月18日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
作为提高沟槽型场板电极结构的功率MOSFET的单元耐压与导通电阻的结构，已知有在条状的沟槽内埋入场板电极的结构。另外，为了降低导通电阻，已知有具有点沟槽型的场板结构的功率MOSFET，该点沟槽型的场板结构使场板电极形成为点状而减少了导通电流不流过的无效区域。
然而，即使在元件区域耐压提高，在对漏极－源极之间施加了反向偏压的状态下，也存在终端区域的栅极布线因电场集中而容易被破坏的问题。
发明内容
本发明的一实施方式提供一种能够提高耐压的半导体装置。
根据本实施方式提供一种半导体装置，该半导体装置具备：第一导电型的第一半导体层；第一导电型的第二半导体层，设于第一半导体层上，且具有第一沟槽、多个孔、多个第二沟槽以及多个第三沟槽；第二导电型的第一半导体区域，设于第二半导体层上；第一导电型的第二半导体区域，设于第一半导体区域上；第一电极，与第二半导体区域电连接；第二电极，隔着第一绝缘膜而配置在第一沟槽内；多个柱状的第一场板电极，与第一电极电连接，夹着第二电极，并第二绝缘膜而配置在孔内隔着；多个第三电极，从第一绝缘膜的端部延伸，隔着第三绝缘膜而配置在第二沟槽内，并从第二电极的端部以条状延伸；多个第二场板电极，与第一场板电极分离，隔着第四绝缘膜而配置在第三沟槽内，经由第一电极与第一场板电极电连接，夹着或包围第三电极，并以条状延伸；以及第四电极，与第二电极和第三电极电连接。
附图说明
图1是表示一实施方式的半导体装置100的主要部分的图。
图2(a)是图1的a－a’线剖面图。
图2(b)是图1的b－b’线剖面图。
图2(c)是图1的c－c’线剖面图。
图3(a)是图1的d－d’线剖面图。
图3(b)是图1的e－e’线剖面图。
图4是表示一实施方式的半导体装置101的主要部分的图。
图5是表示一实施方式的半导体装置200的主要部分的图。
图6是表示一实施方式的半导体装置300的主要部分的图。
图7是表示一实施方式的半导体装置400的主要部分的图。
图8是表示一实施方式的半导体装置500的主要部分的图。
具体实施方式
以下，参照附图对本公开的一实施方式进行说明。另外，在本说明书所添附的附图中，为了方便图示和易于理解，将比例尺以及纵横的尺寸比等根据实物的比例尺以及纵横的尺寸比等适当地变更和夸大。
以下，使用附图对实施方式进行说明。另外，在附图中，对相同或类似的部位赋予相同或类似的附图标记。
本说明书中，有时对相同或类似的部件赋予相同的附图标记并省略重复的说明。
本说明书中，为了表示部件等的位置关系，将附图的上方向描述为“上”，将附图的下方向描述为“下”。本说明书中，“上”、“下”的概念并不一定是表示与重力的方向的关系的词语。
而且，在本说明书中所使用的对形状、几何学条件以及它们的程度进行特定的例如“平行”、“正交”、“相同”等词语、长度及角度的值等并不限定于严格的含义，而是包含可期待相同的功能的程度的范围来进行解释。
本说明书中，n+、n、n－以及p+、p、p－的标记表示各导电型中的杂质浓度的相对的高低。即n+表示与n相比n型的杂质浓度相对较高，n－表示与n相比n型的杂质浓度相对较低。另外，p+表示与p相比p型的杂质浓度相对较高，p－表示与p相比p型的杂质浓度相对较低。另外，有时将n+与n－简单记载为n型、并且将p+与p－简单记载为p型。
另外，以下，将第一导电型记载为n型、将第二导电型记载为p型。但是，即使第一导电型为p型、第二导电型为n型当然也能够优选地实施。
(第一实施方式)
第一实施方式涉及半导体装置。图1至图3中示出了一实施方式的半导体装置100的主要部分的剖面图。图1是表示半导体装置100的主要部分的图。在图1中示出了从元件区域1至终端区域2的结构。图2(a)是图1的a－a’线剖面图。图2(b)是图1的b－b’线剖面图。图2(c)是图1的c－c’线剖面图。图3(a)是图1的d－d’线剖面图。图3(b)是图1的e－e’线剖面图。另外，图1是图2(a)的f－f’线的深度上的剖面图。
第一方向X、第二方向Y、第三方向Z分别交叉。第一方向X、第二方向Y、第三方向Z优选的是分别正交的方向。
图1、图2以及图3的半导体装置100是包含具有多个半导体元件的元件区域1和具有元件区域的布线部分的终端区域2的半导体装置。半导体装置100例如是功率MOSFET。
图1及图2的半导体装置100具备：第一导电型的第一半导体层(漏极层)3、第一导电型的第二半导体层(漂移层)4、第二导电型的第一半导体区域(基极区域)5、第一导电型的第二半导体区域(源极区域)6、第一电极(源极电极)7、第一绝缘膜8、第二电极(栅极电极)9、第二绝缘膜10、第一场板电极(第一FP)11、第三绝缘膜12、第三电极(终端栅极电极)13、第四绝缘膜14、第二场板电极(第二FP)15、以及第四电极(栅极布线层)16。
如图1所示，截面为点状的多个第一场板电极11在面方向上配置为交错状，包围第一场板电极11的图案规则地配置有多个。在图1中，第二电极9被两个第一场板电极11夹着的部分为一个半导体元件。从提高耐压的观点出发，优选的是，在元件区域1规则地配置有多个半导体元件。
第一导电型的第一半导体层(漏极层)3例如是n型(n+型)的硅层。在漏极层3的一个面上设有第二半导体层4。在第一半导体层3的与设有第二半导体层4的面相反的一侧的面例如设有第五电极(漏极电极)17。漏极电极17例如是钛(Ti)、镍(Ni)、金(Au)、银(Ag)、铝(Al)等。
第一导电型的第二半导体层(漂移层)4例如是n型(n－型)的硅层。漂移层4设于漏极层3上。漏极层3与漂移层4在第三方向Z上层叠。漂移层4具有均不贯通漂移层4的一个或多个第一沟槽(栅极沟槽)A、多个孔(FP孔)B、多个第二沟槽(终端栅极沟槽)C以及多个第三沟槽(终端FP沟槽)D。沟槽将第三方向Z设为深度方向，并沿第一方向X与第二方向Y中的任一方或双方延伸。孔将第三方向设为深度方向，且不沿第一方向X与第二方向Y中的任一方延伸。即，孔的第一方向X与第二方向Y的截面为点状。第一沟槽A例如是多个筒状结构(在第一方向X与第二方向Y上为环状结构)相连而成的一个沟槽。孔B配置于第一沟槽A的各环状结构的内部。第二沟槽C与第三沟槽例如以直线状等线状沿第一方向X延伸，并分别规则地配置。
第二导电型的第一半导体区域(基极区域)5是设于漂移层4上的p型的区域。基极区域5选择性地设于漂移层4上。基极区域5配置于第一沟槽A与孔B之间。在元件区域1中，基极区域5包围孔B并被第一沟槽A包围。基极区域5配置于第一绝缘膜8与第二绝缘膜10之间。基极区域5、第一绝缘膜8以及第二绝缘膜10在第一方向X以及第二方向Y上排列。基极区域5与漂移层4在第三方向Z上排列。基极区域5例如是向漂移层4注入p型掺杂剂而形成的区域。第一绝缘膜8与第三绝缘膜12被基极区域5包围。
第一导电型的第二半导体区域(源极区域)6是设于基极区域5上的n+型的区域。源极区域6选择性地设于基极区域5上。在元件区域1中，以包围第一绝缘膜8所包围的第二电极9的方式配置。在源极区域6的与第二电极9侧相反的一侧能够将p+型(第二导电型)的第三半导体区域18作为基极触点而设置。源极区域6经由第三半导体区域18与第一电极6电连接。源极区域6与基极区域5在第三方向Z上排列。基极区域5以被源极区域6与漂移层4夹着的方式配置。源极区域6例如是向基极区域5的一部分注入n型掺杂剂而形成的区域。
第一电极7(源极电极)是与源极区域6电连接的半导体元件的电极。元件区域1中所含的多个半导体元件能够形成为具有一个共用的源极电极7的结构。在源极电极7与漂移层4之间配置基极区域5以及源极区域6。源极电极7例如是铝(Al)、铜(Cu)、钨(W)、钛(Ti)等。
在第一沟槽(栅极沟槽)A内设有第一绝缘膜(第一栅极绝缘膜)8以及第二电极(栅极电极)9。栅极沟槽A贯通基极区域5以及源极区域6并到达漂移层4。栅极沟槽A的底面与漂移层4接触。栅极沟槽A的侧面与漂移层4、基极区域5以及源极区域6接触。在栅极沟槽A的内侧沿着栅极沟槽A形成有第一栅极绝缘膜8。栅极沟槽A的端部与第二沟槽(终端栅极沟槽)C连接。
第一栅极绝缘膜8是沿着栅极沟槽A配置、且包围栅极电极9的绝缘膜。栅极绝缘膜8的内周侧与栅极电极9接触。栅极绝缘膜8的外周侧与漂移层4、基极区域5、源极区域6以及源极电极7接触。栅极绝缘膜8被基极区域5以及源极区域6包围。
栅极电极9是隔着栅极绝缘膜8而配置于栅极沟槽A内的半导体元件的电极。栅极电极9由于配置于以网眼状延伸的栅极沟槽A内，因此成为连续的较长的布线。因而，优选的是，栅极电极9的路径、即供电流流过的路径增加，且栅极电阻降低。栅极电极9即使在以条状配置多个的情况下，也同样地降低栅极电阻。栅极电极9例如是多晶硅等。
在孔(FP孔)B内设有第二绝缘膜(第一FP绝缘膜)10以及第一场板电极(FP电极)11。FP孔B不沿第一方向X以及第二方向Y延伸，沿作为深度方向的第三方向Z延伸。FP孔B的截面(X－Y面的截面)为多边形、圆形等，优选的是正多边形以及圆形等。FP孔B贯通基极区域5并到达漂移层4。FP孔B的底面与漂移层4接触。FP孔B的侧面与基极区域5以及漂移层4接触。FP孔B的侧面也可以与基极触点18接触。在FP孔B的内侧沿FP孔B形成有第一FP绝缘膜10。FP孔B在元件区域1中存在多个。若提高半导体元件的对称性，则电场分布变得均匀，电场集中得到缓和，从而半导体元件的耐压提高。从提高半导体元件的耐压的观点出发，优选的是，在第一方向X上排列的FP孔B存在多列。另外，从该观点出发，优选的是，在第二方向Y上排列的FP孔B存在多列。另外，从该观点出发，优选的是，在第一方向X上排列的FP孔B存在多列、且在第二方向Y上排列的FP孔B存在多列。
第一FP绝缘膜10是沿着FP孔B配置、且包围第一FP电极11的绝缘膜。从提高耐压的观点出发，优选的是，第一FP绝缘膜10为比第一栅极绝缘膜厚的膜。第一FP绝缘膜10的内周侧与第一FP电极11接触。第一FP绝缘膜10的外周侧与基极区域5以及漂移层4接触而被包围。第一FP绝缘膜10的外周侧也可以还与基极触点18接触、进而被基极触点18包围。第一FP绝缘膜10在FP孔B的上表面开口以使第一FP电极11与源极电极7电连接。第一FP绝缘膜10例如是氧化硅(SiO2)等。
第一FP电极11是配置于元件区域1中的多个柱状的电极。第一FP电极11是配置于FP孔B内的电极。第一FP电极11与源极电极11电连接，并与源极电极7同电位。第一FP电极11以夹着栅极电极9的方式配置。第一FP电极11在FP孔B内隔着第一FP绝缘膜10而配置。在多个FP孔B分别配置有第一FP电极11。在第一FP电极11与源极电极7之间能够夹设未图示的接触金属。第一FP电极11例如是多晶硅等。
在元件区域1中，规则地配置有以第一FP电极11为中心的图案。优选的是，通过为规则的图案，从而各半导体元件的对称性提高、且元件的耐压提高。从提高半导体元件的耐压的观点出发，优选的是，邻接的两个以上的第一FP电极11间距离相同。从该观点出发，更优选的是，邻接的三个以上的第一FP电极11间距离相同。另外，在邻接的三个第一FP电极11间距离为相同时，邻接的三个第一FP电极11的中心成为正三角形的顶点。通过使第一FP电极11间的距离相等，能够提高半导体元件的对称性与耐压。第一FP电极11优选的是，在第一方向X以及第二方向Y上排列并以等间隔配置。
第一FP电极11的截面形状若考虑对称性则优选的是正多边形或圆形，但并不限定于这些。
从提高半导体元件的耐压的观点出发，优选的是，FP孔B的底面位于比栅极沟槽A的底面更靠漏极层3侧的位置。即，FP孔B比栅极沟槽A深，从而耗尽层易于延伸、耐压提高。从提高耐压的观点出发，漂移层4的厚度方向(漂移层4与漏极层3的层叠方向、第三方向Z)的FP孔B的底面与栅极沟槽A的底面的距离例如在耐压为100V级别的情况下为2μm以上且7μm以下，更优选的是3μm以上且5μm以下。
在第二沟槽(终端栅极沟槽)C内设有第三绝缘膜(第二栅极绝缘膜)12以及第三电极(终端栅极电极)13。终端栅极沟槽C位于与元件区域1邻接的终端区域2。通过提高终端区域2中的栅极布线的耐压，能够提高半导体装置100整体的耐压。终端栅极沟槽C贯通基极区域5并到达漂移层4。终端栅极沟槽C的底面与漂移层4接触。终端栅极沟槽C的侧面与基极区域5以及漂移层4接触。终端栅极沟槽C被基极区域5包围。由于在终端区域2未设置半导体元件，因此基极触点18不包含在终端区域2中。
终端栅极沟槽C与栅极沟槽A的端部连接。终端栅极沟槽C在漂移层4中设有多个，以条状排列并沿第一方向X延伸。从提高终端区域2中的对称性的观点出发，优选的是，多个栅极沟槽C平行地排列。终端栅极沟槽C的延伸方向优选为第一方向X。若考虑对称性与耐压，则优选的是在第一方向X上排列的一列FP孔B与一个终端栅极沟槽C配置于一条直线上。在元件区域1与终端区域2中，同样为了提高耐压，优选的是终端栅极沟槽C的宽度与栅极沟槽A的宽度相同。从该观点出发，优选的是，终端栅极沟槽C的深度与栅极沟槽A的深度相同。
从提高半导体装置100的耐压的观点出发，优选的是，在终端栅极沟槽C中栅极电极的对称性也较高。具体而言，优选的是，多个终端栅极沟槽C在第一方向X上相同的长度(长边长度)相同。
另外，栅极沟槽A与终端栅极沟槽C的边界线是元件区域1与终端区域2的边界线。元件区域1与终端区域2的边界线设为将第三沟槽D的第一FP电极11侧的端部连接的虚拟线。与边界线相比靠第一FP电极11侧的区域为元件区域1。与边界线相比靠第二场板电极(第二FP电极)15侧的区域为终端区域2。
第二栅极绝缘膜12是沿着终端栅极沟槽C配置、且包围终端栅极电极13的绝缘膜。第二栅极绝缘膜12的内周侧与终端栅极电极13接触。第二栅极绝缘膜12的外周侧被基极区域5包围。第二栅极绝缘膜12的外周侧与基极区域5以及漂移层4接触。第二栅极绝缘膜12与第一栅极绝缘膜8连接。第二栅极绝缘膜12例如是氧化硅(SiO2)等。
终端栅极电极13是隔着第二栅极绝缘膜12而配置于终端栅极沟槽C内的电极。终端栅极电极13是从第一栅极绝缘膜8的第一方向的端部向第一方向X延伸、在终端栅极沟槽C中隔着第二栅极绝缘膜12而配置、从栅极电极9的第一方向X的端部向第一方向X延伸的多个电极。终端栅极电极13与栅极电极9直接且电连接。终端栅极电极13是沿第一方向X延伸的多个条状的电极。终端栅极电极13例如是多晶硅等。
在第三沟槽(终端FP沟槽)D内设有第四绝缘膜(第二FP绝缘膜)14以及第二场板电极(第二FP电极)15。第三沟槽D位于终端区域2。终端FP沟槽D在漂移层4设有多个，并夹着或包围终端栅极沟槽C。图4的一实施方式的半导体装置101的主要部分的剖面图示出了终端FP沟槽D包围终端栅极沟槽C的形态。终端FP沟槽D与FP孔B分离。FP沟槽D优选的是，与终端栅极沟槽C同样地沿第一方向X延伸。若考虑对称性与耐压，则优选的是在第一方向X上排列的一列FP孔B与一个终端FP沟槽D配置于一条直线上。从提高半导体装置100的对称性与耐压的观点出发，优选的是，终端FP沟槽D的深度(第三方向Z的距离)与FP沟槽B的深度(第三方向Z的距离)相同。从该观点出发，优选的是，终端FP沟槽D的宽度与FP沟槽B的宽度相同。另外，从该观点出发，优选的是，终端FP沟槽D与终端栅极沟槽C平行地配置。即，优选的是，第二FP电极15与终端栅极布线13平行地配置。
终端栅极沟槽C被终端FP沟槽D夹着或包围。而且，从提高耐压的观点出发，优选的是，在终端栅极沟槽的延伸方向上，终端栅极沟槽C的与栅极沟槽A侧相反的一侧的端部(终端栅极沟槽C的前端)位于比第二FP电极15的与栅极沟槽A侧相反的一侧的端部(第二FP电极15的前端)更靠栅极沟槽A侧的位置。在第二FP电极15的前端位于比终端栅极沟槽C的前端更靠栅极沟槽A侧的位置时，终端栅极沟槽C的前端比第二FP电极15更向延伸方向即第一方向X凸出。若终端栅极沟槽C的前端比第二FP电极15的前端更向延伸方向凸出，则耐压难以提高、电场容易集中在第二栅极绝缘膜12，因此容易成为半导体装置100的弱点。因此，第二FP电极15的前端位于比终端栅极沟槽C的前端在延伸方向上更靠栅极沟槽A侧的位置，第二FP电极15的前端例如在耐压为100V级别的情况下，比终端栅极沟槽C的前端更向终端栅极沟槽C延伸的方向即第一方向X突出3μm以上且8μm以下，更优选的是4μm以上且6μm以下。第二FP电极15的前端比终端栅极沟槽C的前端更向终端FP沟槽D延伸的方向突出的距离优选的是，在多个终端FP沟槽D中为相同的距离。另外，终端栅极沟槽C在被终端FP沟槽D包围的情况下也存在多个延伸的部分。因而，在被终端FP沟槽D包围的情况下，终端FP沟槽D、第二FP绝缘膜14以及第二FP电极15在半导体装置100内配置有多个。
另外，在终端栅极沟槽C与终端FP沟槽D之间存在为第二导电型、且包围栅极沟槽A的基极区域5，从而与元件区域1中相同在终端区域2中耐压也提高。即，第一栅极绝缘膜8、第二栅极绝缘膜12以及第二FP绝缘膜14被基极区域5包围。在终端区域2中，基极区域5、终端栅极沟槽C以及终端FP沟槽D如实施方式那样配置，从而终端区域2的耐压提高。例如，在不使基极区域5配置于终端栅极沟槽C与终端FP沟槽D之间的情况下，即使形成有终端FP沟槽D，终端区域2中的耐压也变低、或第二栅极绝缘膜12的电场也变高而引起绝缘破坏，终端区域2容易成为半导体装置100的弱点。另外，在终端区域2中，在基极区域5的外侧设有漂移层4。
第二FP绝缘膜14是沿着终端FP沟槽D配置、且包围第二FP电极15的绝缘膜。第二FP电极14的内周侧与第二FP电极15接触。从提高耐压的观点出发，优选的是，第二FP绝缘膜14为比第二栅极绝缘膜12厚的绝缘膜。第二FP绝缘膜14的外周侧被基极区域5包围。第二FP绝缘膜14的外周侧与基极区域5以及漂移层4接触。
第二FP电极15是隔着第二FP绝缘膜14而配置于终端FP沟槽D内的电极。第二FP电极15是在第一方向X上以条状延伸的多个电极。第二FP电极15与源极电极7直接连接。第二FP电极15经由源极电极7与第一FP电极10电连接。第二FP电极15与源极电极7以及第一FP电极10成为相同电位。在第二FP电极15与终端栅极电极13之间配置有基极区域5。从提高半导体装置100的对称性而提高耐压的观点出发，优选的是，第一FP电极11中的至少两个以上排列成一列、且排列的两个以上的第一FP电极11与第二FP电极15配置于一条直线上。
终端栅极电极13被第二FP电极15夹着或包围。而且，从提高耐压的观点出发，优选的是，在第二FP沟槽的延伸方向(终端栅极电极13的延伸方向)上，终端栅极电极13的与栅极沟槽A侧相反的一侧的端部(终端栅极电极13的前端)位于比第二FP电极15的与栅极沟槽A侧相反的一侧的端部(第二FP电极15的前端)更靠栅极沟槽A侧的位置。在第二FP电极15的前端位于比终端栅极电极13的前端更靠栅极沟槽A侧的位置时，终端栅极电极13的前端比第二FP电极15的前端更向延伸方向即第一方向X凸出。若终端栅极电极13的前端比第二FP电极15的前端更向延伸方向凸出，则耐压难以提高、电场容易集中在第二栅极绝缘膜12，因此容易成半导体装置100的弱点。因此，第二FP电极15的前端位于终端栅极电极13的前端在延伸方向上更靠栅极沟槽A侧的位置，第二FP电极15的前端在例如耐压为100V级别的情况下，比终端栅极电极13的前端更向第二FP电极15延伸的方向突出3μm以上且8μm以下，更优选的是4μm以上且6μm以下。第二FP电极15的前端比终端栅极电极13的前端更向终端栅极电极13延伸的方向突出的距离优选的是，在多个第二FP电极15中为相同的距离
第四电极(栅极布线层)16是与多个终端栅极电极13电连接的电极。终端栅极电极13配置于栅极布线层16与漂移层4之间。栅极布线层16与源极电极7并排配置。在栅极布线层16与源极电极7之间配置有第五绝缘膜19，以使栅极布线层16不与源极电极7电连接。栅极布线层16例如是铝(Al)、铜(Cu)、钨(W)等。第五绝缘膜19例如是氧化硅(SiO2)等。
上述的半导体装置100能够如以下那样换个说法描述。
半导体装置具有：多个第一柱状体(孔B、第一FP电极11、第一FP绝缘膜10)，是具有分别沿半导体基板(漂移层4)的深度方向延伸的多个第一导电层的多个第一柱状体，并且以与邻接的三个所述第一柱状体的间距成为相等的方式配置；
第一栅极(栅极沟槽A、第一栅极电极9、第一栅极绝缘膜8)，沿着多个第一柱状体的外周缘，且与外周缘的距离被配置为一定；
基极层(基极区域5)，设于多个第一柱状体与所述第一栅极之间；
源极层(源极区域6)，与多个第一导电层导通，并且与所述基极层连接；
多个第二栅极(终端栅极沟槽C、终端栅极电极13、第二栅极绝缘膜12)，从第一栅极向第一方向延伸并以相同的间距设置；以及
第二柱状体(终端FP沟槽D、第二FP电极15、第二FP绝缘膜14)，是分别沿半导体基板的深度方向延伸、以相同的间距设置、并具有多个第二导电层的条状的多个第二柱状体，并且与多个第二栅极交替地设置。
(第二实施方式)
第二实施方式涉及半导体装置。图5中示出了一实施方式的半导体装置200的主要部分的剖面图。第二实施方式的半导体装置200是第一实施方式的半导体装置100的变形例。
在半导体装置200中，包围元件区域1的外周的基极区域5的图案沿着栅极沟槽A的外周图案。另外，在元件区域1的外周上，基极区域5相对于第一FP电极11的面沿垂直方向延伸。例如，通过如第二实施方式那样提高元件区域1的外周部分的对称性，能够进一步提高半导体装置200的耐压。
(第三实施方式)
第三实施方式涉及半导体装置。图6中示出了一实施方式的半导体装置300的主要部分的剖面图。第三实施方式的半导体装置300是第一实施方式的半导体装置100的变形例。
在半导体装置300中，配置于两端的终端FP沟槽D内的第六绝缘膜(第三FP绝缘膜)20以沿着栅极沟槽A的外周图案的方式延伸。在元件区域1中，第二FP电极15也延伸。例如，通过如第三实施方式那样提高元件区域1的外周部分的对称性，能够进一步提高导体装置300的耐压。第三FP绝缘膜20例如是氧化硅(SiO2)等。
(第四实施方式)
第四实施方式涉及半导体装置。图7中示出了实施方式的半导体装置400的主要部分的剖面图。第四实施方式的半导体装置200是第一实施方式的半导体装置100的变形例。
在半导体装置400中，FP孔B为圆形，并且以夹着圆形的第一FP电极11的方式在第一方向X上延伸有多个条状的栅极沟槽A。通过不将栅极沟槽A配置成网眼状、而配置成条状，也能够在半导体装置400的元件区域1与终端区域2这两个区域中提高耐压。
(第五实施方式)
第五实施方式涉及半导体装置。图8中示出了一实施方式的半导体装置500的主要部分的剖面图。第五实施方式的半导体装置500是第四实施方式的半导体装置400的变形例。
在半导体装置500中，采用组合了矩形图案的栅极沟槽A，从而在元件区域1中耐压也提高，通过在终端区域2中也采用耐压提高的结构，能够提高半导体装置500的耐压。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式来实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (12)

1.一种半导体装置，具备：
第一导电型的第一半导体层；
第一导电型的第二半导体层，设于所述第一半导体层上，且具有第一沟槽、多个孔、多个第二沟槽以及多个第三沟槽；
第二导电型的第一半导体区域，设于所述第二半导体层上；
第一导电型的第二半导体区域，设于所述第一半导体区域上；
第一电极，与所述第二半导体区域电连接；
第二电极，隔着第一绝缘膜配置于所述第一沟槽内；
多个柱状的第一场板电极，与所述第一电极电连接，夹着所述第二电极，隔着第二绝缘膜配置于所述孔内；
多个第三电极，从所述第一绝缘膜的第一方向的端部向所述第一方向延伸，隔着第三绝缘膜配置于所述第二沟槽内，并从所述第二电极的所述第一方向的端部向所述第一方向延伸；
多个第二场板电极，与所述第一场板电极分离，隔着第四绝缘膜配置于所述第三沟槽内，经由所述第一电极与所述第一场板电极电连接，夹着所述第三电极，并向所述第一方向延伸；以及
第四电极，与所述第二电极和所述第三电极电连接。
2.根据权利要求1所述的半导体装置，其中，
在所述第二场板电极与所述第三电极之间配置所述第一半导体区域。
3.根据权利要求1或2所述的半导体装置，其中，
所述第一绝缘膜以及所述第三绝缘膜被所述第一半导体区域包围。
4.根据权利要求1或2所述的半导体装置，其中，
具有与所述第一半导体层连接的第五电极。
5.根据权利要求1或2所述的半导体装置，其中，
所述第二场板电极与所述第三电极平行地配置。
6.根据权利要求1或2所述的半导体装置，其中，
所述第一场板电极中的至少两个以上排列成一列，
排列的两个以上的所述第一场板电极与所述第二场板电极配置于一条直线上。
7.根据权利要求1或2所述的半导体装置，其中，
在所述第二沟槽的延伸方向上，所述第二沟槽的与所述第一沟槽侧相反的一侧的端部位于比所述第二场板电极的与所述第一沟槽侧相反的一侧的端部更靠所述第一沟槽侧的位置。
8.根据权利要求1或2所述的半导体装置，其中，
在所述第二沟槽的延伸方向上，所述第二沟槽的与所述第一沟槽侧相反的一侧的端部位于比所述第二场板电极的与所述第一沟槽侧相反的一侧的端部更靠所述第一沟槽侧的位置，
所述第二场板电极的与所述第一沟槽侧相反的一侧的端部比所述第二沟槽的与所述第一沟槽侧相反的一侧的端部更向所述第三沟槽延伸的方向突出3μm以上且8μm以下。
9.根据权利要求1或2所述的半导体装置，其中，
所述第一绝缘膜与所述第三绝缘膜的厚度相等。
10.根据权利要求1或2所述的半导体装置，其中，
所述第二绝缘膜与所述第四绝缘膜的厚度相等。
11.根据权利要求1或2所述的半导体装置，其中，
所述第二绝缘膜的厚度比所述第一绝缘膜厚。
12.一种半导体装置，具有：
多个第一柱状体，具有分别沿半导体基板的深度方向延伸的多个第一导电层，并且以与邻接的三个所述第一柱状体的间距成为相等的方式配置；
第一栅极，沿着所述多个第一柱状体的外周缘，且与所述外周缘的距离被配置为一定；
基极层，设于所述多个第一柱状体与所述第一栅极之间；
源极层，与所述多个第一导电层导通，并且与所述基极层连接；
多个第二栅极，从所述第一栅极向第一方向延伸，并以相同的间距设置；以及
多个条状的第二柱状体，分别沿所述半导体基板的深度方向延伸，以相同的间距设置，并具有多个第二导电层，并且与所述多个第二栅极交替地设置。
CN201910180105.2A 2018-09-18 2019-03-11 半导体装置 Active CN110911491B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018174320A JP6980626B2 (ja) 2018-09-18 2018-09-18 半導体装置
JP2018-174320 2018-09-18

Publications (2)

Publication Number Publication Date
CN110911491A true CN110911491A (zh) 2020-03-24
CN110911491B CN110911491B (zh) 2023-10-13

Family

ID=69772355

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910180105.2A Active CN110911491B (zh) 2018-09-18 2019-03-11 半导体装置

Country Status (3)

Country Link
US (1) US11101383B2 (zh)
JP (1) JP6980626B2 (zh)
CN (1) CN110911491B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11908912B2 (en) 2021-09-10 2024-02-20 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022142065A (ja) 2021-03-16 2022-09-30 株式会社東芝 半導体装置
US20230116123A1 (en) * 2021-10-08 2023-04-13 Infineon Technologies Austria Ag Edge termination structure for power transistor devices

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101246908A (zh) * 2007-02-16 2008-08-20 电力集成公司 高电压垂直晶体管的分段式柱布局
US20090206401A1 (en) * 2005-08-31 2009-08-20 Infineon Technologies Ag Trench transistor and method for fabricating a trench transistor
CN102403356A (zh) * 2010-09-09 2012-04-04 株式会社东芝 半导体装置
CN103137699A (zh) * 2011-11-29 2013-06-05 株式会社东芝 功率用半导体装置及其制造方法
CN103872127A (zh) * 2012-12-18 2014-06-18 株式会社东芝 半导体装置
CN105830223A (zh) * 2013-12-20 2016-08-03 株式会社电装 半导体装置
US20170084693A1 (en) * 2015-09-17 2017-03-23 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9006824B2 (en) * 2013-05-13 2015-04-14 International Rectifier Corporation Power semiconductor device with reduced on-resistance and increased breakdown voltage
JP6271155B2 (ja) 2013-05-21 2018-01-31 株式会社東芝 半導体装置
DE102015117469A1 (de) * 2015-10-14 2017-04-20 Infineon Technologies Austria Ag Verfahren zum herstellen einer halbleitervorrichtung mit grabengate durch verwenden einer screenoxidschicht
JP2017123432A (ja) 2016-01-08 2017-07-13 株式会社東芝 半導体装置
DE102017114681A1 (de) * 2017-06-30 2019-01-03 Infineon Technologies Austria Ag Halbleitervorrichtung mit einer verringerten Oberflächendotierung in einem Randabschlussbereich und Verfahren zu ihrer Herstellung

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090206401A1 (en) * 2005-08-31 2009-08-20 Infineon Technologies Ag Trench transistor and method for fabricating a trench transistor
CN101246908A (zh) * 2007-02-16 2008-08-20 电力集成公司 高电压垂直晶体管的分段式柱布局
CN102403356A (zh) * 2010-09-09 2012-04-04 株式会社东芝 半导体装置
CN103137699A (zh) * 2011-11-29 2013-06-05 株式会社东芝 功率用半导体装置及其制造方法
CN103872127A (zh) * 2012-12-18 2014-06-18 株式会社东芝 半导体装置
CN105830223A (zh) * 2013-12-20 2016-08-03 株式会社电装 半导体装置
US20170084693A1 (en) * 2015-09-17 2017-03-23 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
US20180006114A1 (en) * 2015-09-17 2018-01-04 Rohm Co., Ltd. Semiconductor device including crystal defect region and method for manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11908912B2 (en) 2021-09-10 2024-02-20 Kabushiki Kaisha Toshiba Semiconductor device

Also Published As

Publication number Publication date
JP2020047742A (ja) 2020-03-26
US20200091338A1 (en) 2020-03-19
JP6980626B2 (ja) 2021-12-15
CN110911491B (zh) 2023-10-13
US11101383B2 (en) 2021-08-24

Similar Documents

Publication Publication Date Title
US10818782B2 (en) Insulated-gate bipolar transistor (IGBT) including a branched gate trench
US9960267B2 (en) Semiconductor device
US8957502B2 (en) Semiconductor device
JP5580150B2 (ja) 半導体装置
JP5578183B2 (ja) 半導体装置
KR100856299B1 (ko) 절연 게이트형 반도체 장치
US20200295150A1 (en) Semiconductor device
JPWO2017010393A1 (ja) 半導体装置および半導体装置の製造方法
CN110911491B (zh) 半导体装置
JP2009032951A (ja) 半導体装置
US11469318B2 (en) Superjunction semiconductor device having parallel PN structure with column structure and method of manufacturing the same
JP2003008014A (ja) 半導体装置
US11088276B2 (en) Silicon carbide semiconductor device
CN111066149B (zh) 半导体装置
US9000538B2 (en) Semiconductor device with equipotential ring contact at curved portion of equipotential ring electrode and method of manufacturing the same
US11276771B2 (en) Semiconductor device
CN113614883B (zh) 半导体装置
US11978793B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP6177300B2 (ja) 半導体装置
US11430862B2 (en) Superjunction semiconductor device including parallel PN structures and method of manufacturing thereof
CN210325806U (zh) 一种具有jfet区布图设计的半导体器件
JP5841693B2 (ja) 半導体装置
KR101244004B1 (ko) 전력 반도체 소자
CN118284981A (zh) 一种半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant