CN110911386B - 半导体裸片的缺陷检测结构、半导体装置和缺陷检测方法 - Google Patents

半导体裸片的缺陷检测结构、半导体装置和缺陷检测方法 Download PDF

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Abstract

提供了一种半导体裸片的缺陷检测结构、半导体装置和缺陷检测方法。所述半导体装置包括半导体裸片、缺陷检测结构和输入输出电路。半导体裸片包括中心区域和围绕中心区域的***区域。***区域包括左下角区域、左上角区域、右上角区域和右下角区域。缺陷检测结构形成在***区域中。缺陷检测结构包括位于左下角区域中的第一导电回路、位于右下角区域中的第二导电回路、位于左下角区域和左上角区域中的第三导电回路以及位于右下角区域和右上角区域中的第四导电回路。输入输出电路电连接到第一导电回路、第二导电回路、第三导电回路和第四导电回路中的端节点。

Description

半导体裸片的缺陷检测结构、半导体装置和缺陷检测方法
本申请要求于2018年9月18日在韩国知识产权局(KIPO)提交的第10-2018-0111542号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
示例实施例总体上涉及用于缺陷检测的半导体集成电路。
背景技术
通常，通过在半导体材料的晶圆中形成重复的图案来制造集成电路。可以将晶圆切割或切块成多个半导体裸片，并且可以将相应的半导体裸片封装到半导体芯片中。在切割和封装工艺期间在半导体裸片中会发生裂缝。为了降低缺陷产品的产量，检查半导体以检测裂缝。
发明内容
示例实施例总体上涉及半导体集成电路，更具体地涉及一种半导体裸片的缺陷检测结构、包括缺陷检测结构的半导体装置以及检测半导体裸片中的缺陷的方法。
一些示例实施例可以提供一种半导体裸片的缺陷检测结构和包括缺陷检测结构的半导体装置，用于增强各种类型的裂缝穿透的可检测性。
一些示例实施例可以提供一种检测半导体裸片中的缺陷的方法，用于增强各种类型的裂缝穿透的可检测性。
根据示例实施例，半导体装置包括半导体裸片、缺陷检测结构和输入输出电路。半导体裸片包括包含半导体集成电路的中心区域以及围绕中心区域的***区域。***区域包括左下角区域、左上角区域、右上角区域和右下角区域。缺陷检测结构位于***区域中。缺陷检测结构包括位于左下角区域中的第一导电回路、位于右下角区域中的第二导电回路、位于左下角区域和左上角区域中的第三导电回路以及位于右下角区域和右上角区域中的第四导电回路。输入输出电路电连接到第一导电回路、第二导电回路、第三导电回路和第四导电回路中的相应的端节点。
根据示例实施例，缺陷检测结构位于围绕包括半导体集成电路的中心区域的***区域中。缺陷检测结构包括：第一导电回路，位于***区域的左下角区域中；第二导电回路，位于***区域的右下角区域中；第三导电回路，位于***区域的左下角区域和左上角区域中；以及第四导电回路，位于***区域的右下角区域和右上角区域中。
根据示例实施例，一种检测半导体裸片中的缺陷的方法，半导体裸片包括包含半导体集成电路的中心区域以及围绕中心区域的***区域，***区域包括左下角区域、左上角区域、右上角区域和右下角区域，所述方法包括：在***区域中形成缺陷检测结构，使得缺陷检测结构包括在左下角区域中的第一导电回路、在右下角区域中的第二导电回路、在左下角区域和左上角区域中的第三导电回路以及在右下角区域和右上角区域中的第四导电回路；将测试输入信号施加到缺陷检测结构的输入端节点；从第一导电回路的第一输出端节点、第二导电回路的第二输出端节点、第三导电回路的第三输出端节点以及第四导电回路的第四输出端节点接收相应的第一测试输出信号、第二测试输出信号、第三测试输出信号和第四测试输出信号；以及基于测试输入信号以及第一测试输出信号、第二测试输出信号、第三测试输出信号和第四测试输出信号来确定半导体裸片中缺陷的存在以及缺陷的位置。
根据示例实施例的缺陷检测结构、半导体装置和相关方法可以使用多个导电回路来准确地检测各种类型的裂缝穿透，所述多个导电回路形成在围绕形成有半导体集成电路的中心区域的***区域中。根据示例实施例的缺陷检测结构、半导体装置和相关方法可以使用增强的裂缝可检测性来防止或降低不良产品的产量。
附图说明
通过下面结合附图进行的详细描述，将更清楚地理解本公开的示例实施例。
图1是示出根据示例实施例的半导体装置的布局的俯视图。
图2A和图2B是示出根据示例实施例的包括在缺陷检测结构中的导电回路的图。
图3是示出根据示例实施例的半导体装置的图。
图4是示出根据示例实施例的缺陷检测结构的透视图。
图5A、图5B和图5C是示出根据示例实施例的图4的缺陷检测结构的导电层的布局的俯视图。
图6A和图6B是示出根据示例实施例的图4的缺陷检测结构的竖直结构的剖视图。
图7A和图7B是示出根据示例实施例的包括图4的缺陷检测结构的半导体装置的剖视图。
图8是示出根据示例实施例的缺陷检测结构的透视图。
图9A和图9B是示出根据示例实施例的图8的缺陷检测结构的导电层的布局的俯视图。
图10A和图10B是示出根据示例实施例的图8的缺陷检测结构的竖直结构的剖视图。
图11是示出根据示例实施例的半导体装置的图。
图12是示出根据示例实施例的缺陷检测结构的透视图。
图13和图14是示出根据示例实施例的图12的缺陷检测结构的导电层的布局的俯视图。
图15是示出根据示例实施例的包括在可以被集成在半导体装置中的NAND闪存装置中的存储器单元阵列的框图。
图16是示出根据示例实施例的图15的存储器单元阵列中的存储器块的等效电路的电路图。
图17是示出根据示例实施例的检测半导体裸片中的缺陷的方法的流程图。
图18是示出根据示例实施例的测试***的框图。
图19是示出根据示例实施例的包括在半导体裸片中的输入输出电路的电路图。
图20是示出根据示例实施例的图19的输入输出电路的测试信号的时序图。
图21是示出根据示例实施例的包括在半导体裸片中的输入输出电路的电路图。
图22是示出根据示例实施例的图21的输入输出电路的测试信号的时序图。
图23和图24是用于描述根据示例实施例的半导体装置中的缺陷检测的图。
图25是用于描述根据示例实施例的堆叠的半导体装置的制造工艺的图。
图26A和图26B是示出根据示例实施例的包括缺陷检测结构的堆叠的半导体装置的剖视图。
图27是示出根据示例实施例的移动***的框图。
具体实施方式
要注意的是，对于一个实施例描述的发明构思的方面虽然没有进行与之相关的具体描述，但是可以包含在不同的实施例中。也就是说，所有实施例和/或任何实施例的特征都可以以任何方式和/或组合相结合。在下面阐述的说明书中，详细解释了本发明构思的这些和其他目的和/或方面。如这里使用的，术语“和/或”包括一个或更多个相关所列项的任意组合和所有组合。当诸如“……中的至少一种(个)(者)”的表述位于一列元件(要素)之后时，修饰整列元件，而不是修饰该列中的个别元件(要素)。在下文中将参照附图更充分地描述各种示例实施例，附图中示出了一些示例实施例。在附图中，同样的附图标记始终表示同样的元件。可以省略重复的描述。
图1是示出根据示例实施例的半导体装置的布局的俯视图。
参照图1，半导体装置100包括至少一个半导体裸片SD。半导体裸片SD包括中心区域CREG和围绕中心区域CREG的***区域PREG。
各种半导体集成电路可以根据半导体装置100的种类或类型形成在中心区域CREG中。例如，半导体集成电路可以是如图15和图16示出的半导体存储器器件和/或存储器集成电路，并且可以形成在半导体裸片SD的中心区域CREG中。
根据示例实施例，用于检测诸如裂缝的缺陷的缺陷检测结构CDST可以形成在***区域PREG中。缺陷检测结构CDST可以形成在沿与行方向和列方向垂直的竖直方向Z设置的多个半导体层中，并且可以以环形三维结构形成在***区域PREG中以围绕中心区域CREG。
在一些示例实施例中，半导体装置100可以包括单个半导体裸片。在这种情况下，如图7A和图7B中所示，缺陷检测结构CDST可以使用单个半导体裸片内的导电层来形成。
在一些示例实施例中，半导体装置100可以包括多个半导体裸片。在这种情况下，如图26A和图26B中所示，缺陷检测结构CDST可以使用分布在多个半导体裸片中的导电层来形成。
如下面将描述的，缺陷检测结构CDST可以包括第一导电回路、第二导电回路、第三导电回路和/或第四导电回路。第一导电回路穿过***区域PREG的左下角区域CLB。第二导电回路穿过***区域PREG的右下角区域CRB。第三导电回路穿过***区域PREG的左下角区域CLB和左上角区域CLU。第四导电回路穿过***区域PREG的右下角区域CRB和右上角区域CRU。将理解的是，虽然这里可以使用术语第一、第二、第三等来描述各种元件，但是这些元件不应该受这些术语限制；相反，这些术语仅用于将一个元件与另一元件区分开。因此，在不脱离本发明构思的范围的情况下，讨论的第一元件可以命名为第二元件。
根据示例实施例的缺陷检测结构CDST和包括缺陷检测结构CDST的半导体装置100可以使用多个导电回路来准确地检测各种类型的裂缝穿透，所述多个导电回路形成在围绕形成有半导体集成电路的中心区域CREG的***区域PREG中。
在下文中，为了便于说明和描述，使用正交系的X轴、Y轴和Z轴来描述示例实施例。X轴、Y轴和Z轴用于沿三个方向的三个垂直方向，并且不限于特定的方向。X方向与第一水平方向或行方向对应，Y方向与第二水平方向或列方向对应，Z方向与竖直方向对应。如果未提及例外的描述，则Z方向表示与导电层垂直的竖直方向。
***区域PREG的位于左下角区域CLB与右下角区域CRB之间的部分可以被称为端节点区域ENR。***区域PREG的位于左下角区域CLB与左上角区域CLU之间的部分可以被称为第一边缘区域EGR1，***区域PREG的位于右下角区域CRB与右上角区域CRU之间的部分可以被称为第二边缘区域EGR2，***区域PREG的位于左上角区域CLU与右上角区域CRU之间部分可以被称为第三边缘区域EGR3。
在本公开中，“上”、“下”、“左”和“右”不用于表示特定的固定位置，而是表示相对位置。因此，示例实施例可以包括相对于这里公开的缺陷检测结构CDST的双边对称的结构、顶部和底部对称的结构、旋转结构等。
图2A和图2B是示出根据示例实施例的包括在缺陷检测结构中的导电回路的图。图2A示出了第一导电回路LP1和第二导电回路LP2，图2B示出了第三导电回路LP3和第四导电回路LP4。
参照图2A，第一导电回路LP1穿过左下角区域CLB，第二导电回路LP2穿过右下角区域CRB。
第一导电回路LP1通过穿过左下角区域CLB或在左下角区域CLB中从位于左下角区域CLB与右下角区域CRB之间的端节点区域ENR中的输入端节点ENI沿***区域PREG延伸到左下角区域CLB与左上角区域CLU之间的第一边缘区域EGR1，并且从第一边缘区域EGR1返回到位于端节点区域ENR中的第一输出端节点ENO1。
第二导电回路LP2通过穿过右下角区域CRB或在右下角区域CRB中从输入端节点ENI沿***区域PREG延伸到右下角区域CRB与右上角区域CRU之间第二边缘区域EGR2，并且从第二边缘区域EGR2返回到位于端节点区域ENR中的第二输出端节点ENO2。
参照图2B，第三导电回路LP3穿过左下角区域CLB和左上角区域CLU，第四导电回路LP4穿过右下角区域CRB和右上角区域CRU。
第三导电回路LP3通过穿过左下角区域CLB和左上角区域CLU或在左下角区域CLB和左上角区域CLU中从输入端节点ENI沿***区域PREG延伸到左上角区域CLU与右上角区域CRU之间的第三边缘区域EGR3，并且从第三边缘区域EGR3返回到位于端节点区域ENR中的第三输出端节点ENO3。
第四导电回路LP4通过穿过右下角区域CRB和右上角区域CRU或在右下角区域CRB和右上角区域CRU中从输入端节点ENI沿***区域PREG延伸到第三边缘区域EGR3，并且从第三边缘区域EGR3返回到位于端节点区域ENR中的第四输出端节点ENO4。
结果，第一导电回路LP1至第四导电回路LP4的一些或全部端节点(即，输入端节点ENI以及第一输出端节点ENO1至第四输出端节点ENO4中的一些或全部)可以位于端节点区域ENR中。另外，第一导电回路LP1至第四导电回路LP4可以通过公共输入端节点ENI电连接。
图3是示出根据示例实施例的半导体装置的图。
参照图3，半导体装置101可以包括形成在半导体裸片的***区域PREG中的具有环形状的缺陷检测结构CDST和输入输出电路(IOC)200。
缺陷检测结构CDST可以包括第一导电回路LP1、第二导电回路LP2、第三导电回路LP3和/或第四导电回路LP4。第一导电回路LP1穿过左下角区域CLB，第二导电回路LP2穿过右下角区域CRB，第三导电回路LP3穿过左下角区域CLB和左上角区域CLU，第四导电回路LP4穿过右下角区域CRB和右上角区域CRU。
第一导电回路LP1至第四导电回路LP4的端节点ENI和ENO1～ENO4可以经由输入输出引线LIO连接到输入输出电路200。输入输出引线LIO可以根据输入输出电路200以及端节点ENI和ENO1～ENO4的位置形成在各种位置中。下面将参照图19和图21来描述输入输出电路200的示例实施例。
如图3中所示，第一导电回路LP1的从输入端节点ENI延伸到第一边缘区域EGR1的水平线可以与第三导电回路LP3的从输入端节点ENI延伸到第三边缘区域EGR3的水平线的一部分叠置，第二导电回路LP2的从输入端节点ENI延伸到第二边缘区域EGR2的水平线可以与第四导电回路LP4的从输入端节点ENI延伸到第三边缘区域EGR3的水平线的一部分叠置。
在下文中，下面将参照图4至图10B来描述包括在图3的半导体装置101中的缺陷检测结构CDST的示例实施例。
图4是示出根据示例实施例的缺陷检测结构的透视图，图5A、图5B和图5C是示出图4的缺陷检测结构的导电层的布局的俯视图，图6A和图6B是示出图4的缺陷检测结构的竖直结构的剖视图。省略对图1至图3的重复描述。
图5A示出了第一导电层CL1的布局，图5B示出了第二导电层CL2的布局，图5C示出了第三导电层CL3的布局。图6A示出了沿图1中的线A-A'的剖视图，图6B示出了沿图1中的线B-B'的剖视图。
参照图4至图6B，缺陷检测结构10可以包括第一水平线HL1、第二水平线HL2、第三水平线HL3、第四水平线HL4、第五水平线HL5、第一竖直线VL1、第二竖直线VL2、第三竖直线VL3和/或第四竖直线VL4。
第一水平线HL1形成在第一导电层CL1中。环形状的第一水平线HL1通过穿过左下角区域CLB、左上角区域CLU、右上角区域CRU和右下角区域CRB沿***区域PREG延伸。第一水平线HL1在左上角区域CLU与右上角区域CRU之间的第三边缘区域EGR3中被切断。
第二水平线HL2形成在第二导电层CL2中。第二水平线HL2通过穿过左下角区域CLB从位于左下角区域CLB与右下角区域CRB之间的端节点区域ENR中的第一输出端节点ENO1延伸到左下角区域CLB与左上角区域CLU之间的第一边缘区域EGR1。
第三水平线HL3形成在第二导电层CL2中。第三水平线HL3通过穿过右下角区域CRB从位于端节点区域ENR中的第二输出端节点ENO2延伸到右下角区域CRB与右上角区域CRU之间的第二边缘区域EGR2。
第四水平线HL4形成在第三导电层CL3中。第四水平线HL4通过穿过左下角区域CLB和左上角区域CLU从位于端节点区域ENR中的第三输出端节点ENO3延伸到第三边缘区域EGR3。
第五水平线HL5形成在第三导电层CL3中。第五水平线HL5通过穿过右下角区域CRB和右上角区域CRU从位于端节点区域ENR中的第四输出端节点ENO4延伸到第三边缘区域EGR3。
第一竖直线VL1在第一边缘区域EGR1中连接第一水平线HL1和第二水平线HL2，第二竖直线VL2在第二边缘区域EGR2中连接第一水平线HL1和第三水平线HL3。第三竖直线VL3在第三边缘区域EGR3中连接第一水平线HL1和第四水平线HL4，第四竖直线VL4在第三边缘区域EGR3中连接第一水平线HL1和第五水平线HL5。
图3中的第一导电回路LP1包括第一水平线HL1的一部分、第一竖直线VL1和第二水平线HL2。图3中的第二导电回路LP2包括第一水平线HL1的一部分、第二竖直线VL2和第三水平线HL3。图3中的第三导电回路LP3包括第一水平线HL1的一部分、第三竖直线VL3和第四水平线HL4。图3中的第四导电回路LP4包括第一水平线HL1的一部分、第四竖直线VL4和第五水平线HL5。
这样，第一导电回路LP1和第二导电回路LP2可以使用第一导电层CL1和第二导电层CL2来形成，第三导电回路LP3和第四导电回路LP4可以使用第一导电层CL1和第三导电层CL3来形成。
图7A和图7B是示出根据示例实施例的包括图4的缺陷检测结构的半导体装置的剖视图。图7A和图7B示出了沿图1中的线A-A'的剖视图。尽管未示出，但是沿图1中的线B-B'的剖视图分别相对于图7A和图7B的剖视图具有双边对称。省略对图1至图6B的重复描述。
参照图7A，缺陷检测结构可以使用在半导体基底SUB上方的导电层来形成。上述的第一导电层CL1可以与多晶硅层PL对应，上述的第二导电层CL2可以与多晶硅层PL上方的第一金属层ML1对应，上述的第三导电层CL3可以与第一金属层ML1上方的第二金属层ML2对应。为了便于说明，图7A示出了一个多晶硅层PL和两个金属层ML1和ML2，但是半导体装置可以包括两个或更多个多晶硅层和三个或更多个金属层。
竖直线VL1和VL3可以包括竖直接触件以连接分别形成在多晶硅层PL、第一金属层ML1和第二金属层ML2中的水平线HL1、HL2和HL4。在一些示例实施例中，中间导电层可以存在于多晶硅层PL与第二金属层ML2之间。在这种情况下，竖直线VL1和VL3中的每条可以包括多个竖直接触件。
参照图7B，缺陷检测结构可以使用在半导体基底SUB上方的导电层以及在半导体基底SUB的底表面下方的金属层来形成。上述的第一导电层CL1可以与半导体基底SUB下方的底部金属层MB对应，上述的第二导电层CL2可以与多晶硅层PL上方的第一金属层ML1对应，上述的第三导电层CL3可以与第一金属层ML1上方的第二金属层ML2对应。
竖直线VL1和VL3可以包括竖直接触件和/或穿透半导体基底SUB的硅通孔TSV1和TSV2，以连接分别形成在底部金属层MB、第一金属层ML1和第二金属层ML2中的水平线HL1、HL2和HL4。
参照图7A和图7B描述缺陷检测结构的使用半导体基底SUB上方和下方的导电层的两个示例实施例。将容易理解的是，根据示例实施例的缺陷检测结构可以使用导电层的各种组合来实现。
图8是示出根据示例实施例的缺陷检测结构的透视图，图9A和图9B是示出图8的缺陷检测结构的导电层的布局的俯视图，图10A和图10B是示出图8的缺陷检测结构的竖直结构的剖视图。省略对图1至图3的重复描述。
图9A示出了第一导电层CL1的布局，图9B示出了第二导电层CL2的布局。图10A示出了沿图1中的线A-A'的剖视图，图10B示出了沿图1中的线B-B'的剖视图。
参照图8至图10B，缺陷检测结构11可以包括第一水平线HL1、第二水平线HL2、第三水平线HL3、第四水平线HL4、第五水平线HL5、第一竖直线VL1和/或第二竖直线VL2。
第一水平线HL1形成在第一导电层CL1中。环形状的第一水平线HL1通过穿过左下角区域CLB、左上角区域CLU、右上角区域CRU和右下角区域CRB沿***区域PREG延伸。第一水平线HL1在左上角区域CLU与右上角区域CRU之间的第三边缘区域EGR3中被切断。
第二水平线HL2形成在第一导电层CL1中。第二水平线HL2通过穿过左下角区域CLB从位于左下角区域CLB与右下角区域CRB之间的端节点区域ENR中的第一输出端节点ENO1延伸到左下角区域CLB与左上角区域CLU之间的第一边缘区域EGR1，以在第一边缘区域EGR1中连接到第一水平线HL1。
第三水平线HL3形成在第一导电层CL1中。第三水平线HL3通过穿过右下角区域CRB从位于端节点区域ENR中的第二输出端节点ENO2延伸到右下角区域CRB与右上角区域CRU之间的第二边缘区域EGR2，以在第二边缘区域EGR2中连接到第一水平线HL1。
第四水平线HL4形成在第二导电层CL2中。第四水平线HL4通过穿过左下角区域CLB和左上角区域CLU从位于端节点区域ENR中的第三输出端节点ENO3延伸到第三边缘区域EGR3。
第五水平线HL5形成在第二导电层CL2中。第五水平线HL5通过穿过右下角区域CRB和右上角区域CRU从位于端节点区域ENR中的第四输出端节点ENO4延伸到第三边缘区域EGR3。
第一竖直线VL1在第三边缘区域EGR3中连接第一水平线HL1和第四水平线HL4，第二竖直线VL2在第三边缘区域EGR3中连接第一水平线HL1和第五水平线HL5。
图3中的第一导电回路LP1包括图8中的第一水平线HL1的一部分和第二水平线HL2。图3中的第二导电回路LP2包括图8中的第一水平线HL1的一部分和第三水平线HL3。图3中的第三导电回路LP3包括图8中的第一水平线HL1的一部分、第一竖直线VL1和第四水平线HL4。图3中的第四导电回路LP4包括图8中的第一水平线HL1的一部分、第二竖直线VL2和第五水平线HL5。
这样，第一导电回路LP1和第二导电回路LP2可以使用第一导电层CL1来形成。第三导电回路LP3和第四导电回路LP4可以使用第一导电层CL1和第二导电层CL2来形成。
将图4的缺陷检测结构10与图8的缺陷检测结构11进行比较，当从顶部观看时，图4的缺陷检测结构10可以具有较小的占用面积，图8的缺陷检测结构11可以使用较少数量的导电层。
图11是示出根据示例实施例的半导体装置的图。
参照图11，半导体装置102可以包括形成在半导体裸片的***区域PREG中的具有环形状的缺陷检测结构CDST和输入输出电路(IOC)200。
缺陷检测结构CDST包括第一导电回路LP1、第二导电回路LP2、第三导电回路LP3和第四导电回路LP4。第一导电回路LP1穿过左下角区域CLB，第二导电回路LP2穿过右下角区域CRB，第三导电回路LP3穿过左下角区域CLB和左上角区域CLU，第四导电回路LP4穿过右下角区域CRB和右上角区域CRU。
第一导电回路LP1至第四导电回路LP4的端节点ENI和ENO1～ENO4可以经由输入输出引线LIO连接到输入输出电路200。输入输出引线LIO可以根据输入输出电路200以及端节点ENI和ENO1～ENO4的位置形成在各种位置中。下面将参照图19和图21来描述输入输出电路200的示例实施例。
与图3中一些水平线的部分与其他水平线叠置的结构相比，图11的第一导电回路LP1至第四导电回路LP4可以分别用不同的水平线来实现。
在下文中，下面将参照图12、图13和图14来描述包括在图11的半导体装置102中的缺陷检测结构CDST的示例实施例。
图12是示出根据示例实施例的缺陷检测结构的透视图，图13和图14是示出图12的缺陷检测结构的导电层的布局的俯视图。省略对图1至图3的重复描述。图13示出了第一导电层CL1的布局。图14示出了第二导电层CL2的布局。
参照图12、图13和图14，缺陷检测结构20可以包括第一水平线HL1、第二水平线HL2、第三水平线HL3、第四水平线HL4、第五水平线HL5、第六水平线HL6和/或竖直线VL。
第一水平线HL1形成在第一导电层CL1中。第一水平线HL1通过穿过左下角区域CLB和右下角区域CRB从左下角区域CLB与左上角区域CLU之间的第一边缘区域EGR1延伸到右下角区域CRB与右上角区域CRU之间的第二边缘区域EGR2。
第二水平线HL2形成在第一导电层CL1中。第二水平线HL2通过穿过左下角区域CLB从位于左下角区域CLB与右下角区域CRB之间的端节点区域ENR中的第一输出端节点ENO1延伸到第一边缘区域EGR1，以在第一边缘区域EGR1中连接到第一水平线HL1。
第三水平线HL3形成在第一导电层CL1中。第三水平线HL3通过穿过右下角区域CRB从位于端节点区域ENR中的第二输出端节点ENO2延伸到第二边缘区域EGR2，以在第二边缘区域EGR2中连接到第一水平线HL1。
第四水平线HL4形成在第二导电层CL2中。环形状的第四水平线HL4通过穿过左下角区域CLB、左上角区域CLU、右上角区域CRU和右下角区域CRB沿***区域PREG延伸。第四水平线HL4在左上角区域CLU与右上角区域CRU之间的第三边缘区域EGR3中被切断。
第五水平线HL5形成在第二导电层CL2中。第五水平线HL5通过穿过左下角区域CLB和左上角区域CLU从位于端节点区域ENR中的第三输出端节点ENO3延伸到第三边缘区域EGR3，以在第三边缘区域EGR3中连接到第四水平线HL4。
第六水平线HL6形成在第二导电层CL2中。第六水平线HL6通过穿过右下角区域CRB和右上角区域CRU从位于端节点区域ENR中的第四输出端节点ENO4延伸到第三边缘区域EGR3，以在第三边缘区域EGR3中连接到第四水平线HL4。
竖直线VL在端节点区域ENR中连接第一水平线HL1和第四水平线HL4。
图11中的第一导电回路LP1包括第一水平线HL1的一部分和第二水平线HL2。图11中的第二导电回路LP2包括第一水平线HL1的一部分和第三水平线HL3。图11中的第三导电回路LP3包括第四水平线HL4的一部分和第五水平线HL5。图11中的第四导电回路LP4包括第四水平线HL4的一部分和第六水平线HL6。
这样，第一导电回路LP1和第二导电回路LP2可以使用第一导电层CL1来形成，第三导电回路LP3和第四导电回路LP4可以使用第二导电层CL2来形成。
图15是示出包括在可以被集成在半导体装置中的NAND闪存装置中的存储器单元阵列的框图。图16是示出图15的存储器单元阵列中的存储器块的等效电路的电路图。
参照图15，NAND闪存装置的存储器单元阵列400可以包括多个存储器块BLK1至BLKz。在示例实施例中，存储器块BLK1至BLKz可以通过NAND闪存装置中的地址解码器来选择。例如，地址解码器可以选择与存储器块BLK1至BLKz中的块地址对应的特定存储器块。
在图15和图16中，第一方向D1表示与半导体基底的上表面垂直的竖直方向，第二方向D2和第三方向D3表示与半导体基底的上表面平行的两个正交方向。图15的存储器块BLKi可以以三维结构(或竖直结构)形成在半导体基底上。例如，包括在存储器块BLKi中的多个NAND串或单元串可以在第一方向D1上延伸。
参照图16，存储器块BLKi可以包括结合在位线BL1、BL2和BL3与共源线CSL之间的NAND串NS11至NS33。NAND串NS11至NS33中的每个可以包括串选择晶体管SST、多个存储器单元MC1至MC8以及地选择晶体管GST。在图16中，NAND串NS11至NS33中的每个被示出为包括八个存储器单元MC1至MC8。然而，示例实施例不限于此。在一些示例实施例中，NAND串NS11至NS33中的每个可以包括任何数量的存储器单元。
每个串选择晶体管SST可以连接到对应的串选择线(SSL1至SSL3中的一条)。多个存储器单元MC1至MC8可以分别连接到对应的栅极线GTL1至GTL8。栅极线GTL1至GTL8可以是字线，并且一些栅极线GTL1至GTL8可以是虚设字线。每个地选择晶体管GST可以连接到对应的地选择线(GSL1至GSL3中的一条)。每个串选择晶体管SST可以连接到对应的位线(例如，BL1、BL2和BL3中的一条)，并且每个地选择晶体管GST可以连接到共源线CSL。
具有相同高度的字线(例如，GTL1)可以共同地连接，地选择线GSL1至GSL3与串选择线SSL1至SSL3可以分开。在图16中，存储器块BLKi被示出为结合到八条栅极线GTL1至GTL8和三条位线BL1至BL3。然而，示例实施例不限于此。存储器单元阵列400中的每个存储器块可以结合到任何数量的字线和任何数量的位线。
图15和图16示出了根据示例实施例的半导体装置与垂直NAND闪存装置对应的非限制性示例实施例，缺陷检测结构CDST可以应用于使用半导体裸片制造的任何半导体装置。
图17是示出根据示例实施例的检测半导体裸片中的缺陷的方法的流程图。
如上所述，半导体裸片SD可以包括形成有半导体集成电路的中心区域CREG和围绕中心区域CREG的***区域PREG。
参照图17，在半导体裸片的***区域中形成缺陷检测结构，使得缺陷检测结构包括穿过***区域PREG的左下角区域的第一导电回路、穿过***区域PREG的右下角区域的第二导电回路、穿过***区域PREG的左下角区域和左上角区域的第三导电回路以及穿过***区域PREG的右下角区域和右上角区域的第四导电回路(S100)。
可以将测试输入信号施加到缺陷检测结构的输入端节点(S200)。
从第一导电回路的第一输出端节点至第四导电回路的第四输出端节点接收第一测试输出信号至第四测试输出信号(S300)。
基于测试输入信号和第一测试输出信号至第四测试输出信号确定半导体裸片中缺陷的存在和缺陷的位置(S400)。
图18是示出根据示例实施例的测试***的框图。
参照图18，测试***可以包括测试器50和半导体装置100。
半导体装置100可以包括缺陷检测结构CDST，缺陷检测结构CDST包括如上所述的第一导电回路LP1至第四导电回路LP4。第一导电回路LP1可以是穿过左下角区域CLB或在左下角区域CLB中的开环，第二导电回路LP2可以是穿过右下角区域CRB的开环。第三导电回路LP3可以是穿过左下角区域CLB和左上角区域CLU或在左下角区域CLB和左上角区域CLU中的开环，并且/或者第四导电回路LP4可以是穿过右下角区域CRB和右上角区域CRU或在右下角区域CRB和右上角区域CRU中的开环。
输入端节点ENI以及第一导电回路LP1的第一输出端节点ENO1至第四导电回路LP4的第四输出端节点ENO4可以连接到形成在半导体装置100的表面上的测试输入垫(“pad”，或称为焊盘)PTI和测试输出垫PTO。第一导电回路LP1至第四导电回路LP4可以通过测试输入输出垫PTI和PTO电连接到外部的测试器50。
测试器50可以包括裂缝检测器(CDET)510。裂缝检测器510可以将测试输入信号TSI施加到测试输入垫PTI，然后通过测试输出垫PTO接收测试输出信号TSO，其中，测试输出信号TSO与穿过第一导电回路LP1至第四导电回路LP4之后的测试输入信号TSI对应。裂缝检测器510可以通过比较测试输入信号TSI和测试输出信号TSO来确定半导体裸片中缺陷的存在或发生以及缺陷的位置。
图19是示出根据示例实施例的包括在半导体裸片中的输入输出电路的电路图，图20是示出图19的输入输出电路的测试信号的时序图。
参照图19，输入输出电路201可以包括输入缓冲器211、输出缓冲器212、选择电路213、测试输入垫PTI和测试输出垫PTO。在一些示例实施例中，可以省略输入缓冲器211和/或输出缓冲器212。
测试输入垫PTI可以电连接到输入端节点ENI以将测试输入信号TSI施加到输入端节点ENI。
选择电路213可以将测试输出垫PTO顺序地连接到第一导电回路LP1的第一输出端节点ENO1、第二导电回路LP2的第二输出端节点ENO2、第三导电回路LP3的第三输出端节点ENO3和第四导电回路LP4的第四输出端节点ENO4，作为示例，选择电路213可以是多路复用器(MUX)。结果，如图20中所示，来自选择电路213的测试输出信号TSO可以顺序地包括分别与穿过第一导电回路LP1至第四导电回路LP4的测试输入信号TSI对应的第一测试输出信号TSO1至第四测试输出信号TSO4。
参照图20，图18中的裂缝检测器510可以将测试输入信号TSI的相位与第一测试输出信号TSO1至第四测试输出信号TSO4的相位进行比较，以测量相位差或延迟时间td1～td4。可以基于延迟时间td1～td4来确定缺陷的存在和缺陷的位置。
裂缝检测器510可以在时间点T1～T4处产生以脉冲的形式被激活的测试输入信号TSI以将测试输入信号TSI施加到缺陷检测结构CDST，并且从缺陷检测结构CDST顺序地接收第一测试输出信号TSO1至第四测试输出信号TSO4。如果第一测试输出信号TSO1至第四测试输出信号TSO4中的任何一个不包括脉冲，则可以确定对应的导电回路被完全切断。
第一测试输出信号TSO1至第四测试输出信号TSO4可以分别相对于测试输入信号TSI具有第一延迟时间td1至第四延迟时间td4。可以通过将第一延迟时间td1至第四延迟时间td4与参考值进行比较或者通过将第一延迟时间td1至第四延迟时间td4进行相互比较来检测诸如裂缝的缺陷。
图21是示出根据示例实施例的包括在半导体裸片中的输入输出电路的电路图。图22是示出图21的输入输出电路的测试信号的时序图。
参照图21，输入输出电路202可以包括输入缓冲器211、输出缓冲器221、222、223和224、测试输入垫PTI以及第一测试输出垫PTO1至第四测试输出垫PTO4。在一些示例实施例中，可以省略输入缓冲器211和/或输出缓冲器221、222、223和224。
测试输入焊盘PTI可以电连接到输入端节点ENI以将测试输入信号TSI施加到输入端节点ENI。
第一测试输出垫PTO1至第四测试输出垫PTO4可以分别电连接到第一输出端节点ENO1至第四输出端节点ENO4。结果，如图22中所示，可以并行地提供分别与穿过第一导电回路LP1至第四导电回路LP4的测试输入信号TSI对应的第一测试输出信号TSO1至第四测试输出信号TSO4。
参照图22，图18中的裂缝检测器510可以将测试输入信号TSI的相位与第一测试输出信号TSO1至第四测试输出信号TSO4的相位进行比较，以测量相位差或延迟时间td1～td4。可以基于延迟时间td1～td4来确定缺陷的存在和缺陷的位置。图21示出了四个测试输出垫PTO1～PTO4的情况，但是示例实施例不限于此。在一些示例实施例中，使用与图19的选择电路相似的选择电路，可以通过两个测试输出垫并行地提供第一测试输出信号TSO1至第四测试输出信号TSO4中的两个，然后可以并行地提供第一测试输出信号TSO1至第四测试输出信号TSO4中的另外两个。
裂缝检测器510可以在时间点T1处产生以脉冲的形式被激活的测试输入信号TSI以将测试输入信号TSI施加到缺陷检测结构CDST，并且从缺陷检测结构CDST并行地接收第一测试输出信号TSO1至第四测试输出信号TSO4。如果第一测试输出信号TSO1至第四测试输出信号TSO4中的任何一个不包括脉冲，则可以确定对应的导电回路被完全切断。
第一测试输出信号TSO1至第四测试输出信号TSO4可以分别相对于测试输入信号TSI具有第一延迟时间td1至第四延迟时间td4。可以通过将第一延迟时间td1至第四延迟时间td4与参考值进行比较或者通过将第一延迟时间td1至第四延迟时间td4进行相互比较来检测诸如裂缝的缺陷。
图23和图24是用于描述根据示例实施例的半导体装置中的缺陷检测的图。
参照图23，例如，在切割晶圆的工艺期间，会引发各种位置的裂缝。第一裂缝CR1表示左下角区域CLB附近的缺陷，第二裂缝CR2表示右下角区域CRB附近的缺陷，第三裂缝CR3表示左上角区域CLU附近的缺陷，第四裂缝CR4表示右上角区域CRU附近的缺陷。
在传统方案中，使用形成在半导体装置中的裂缝检测结构来检测裂缝的发生。相反，根据示例实施例的缺陷检测结构CDST可以使用穿过不同组合的角区域的多个导电回路LP1～LP4来有效地检测除了缺陷的存在之外的诸如裂缝的缺陷的位置。
图24根据裂缝CR1～CR4的位置或地点示出了第一导电回路LP1至第四导电回路LP4的延迟。在图24中，DEL表示延迟时间超过参考值以指示缺陷发生在对应的导电回路中，NOR表示延迟时间比参考值短以指示对应的导电回路不包括缺陷。
这样，第一导电回路LP1至第四导电回路LP4的测量结果可以根据裂缝的位置而具有不同的组合，因此可以确定裂缝的位置。
在如参照图1至图14描述的缺陷检测结构CDST中，第一导电回路LP1和第二导电回路LP2是双边对称的，第三导电回路LP3和第四导电回路LP4是双边对称的。在这种对称结构中，第一导电回路LP1和第二导电回路LP2可以具有基本相同的延迟时间，此外，第三导电回路LP3和第四导电回路LP4可以具有基本相同的延迟时间。
通过比较第一测试输出信号TSO1和第二测试输出信号TSO2的相互延迟，并且通过比较第三测试输出信号TSO3和第四测试输出信号TSO4的相互延迟可以确定缺陷的位置而与测试输入信号TSI无关。
图25是用于描述根据示例实施例的堆叠的半导体装置的制造工艺的图。
参照图25，可以在第一晶圆WF1和第二晶圆WF2中形成相应的集成电路。可以在第一晶圆WF1和第二晶圆WF2中集成相同的电路，或者可以在第一晶圆WF1和第二晶圆WF2中集成不同的电路。例如，可以在第一晶圆WF1中形成像素阵列，可以在第二晶圆WF2中形成其他电路。尽管图25示出了竖直堆叠的两个晶圆WF1和WF2(例如，晶圆WF1堆叠在晶圆WF2上)，但是可以竖直堆叠三个或更多个晶圆。
在第一晶圆WF1和第二晶圆WF2中形成集成电路之后，将第一晶圆WF1和第二晶圆WF2结合。将结合的晶圆WF1和WF2切割并分成多个芯片，其中，每个芯片与包括竖直堆叠的第一半导体裸片SD1和第二半导体裸片SD2(例如，第一半导体裸片SD1堆叠在第二半导体裸片SD2上等)的半导体装置对应。第一晶圆WF1的每个切割部分与第一半导体裸片SD1对应，第二晶圆WF2的每个切割部分与第二半导体裸片SD2对应。
根据示例实施例，每个半导体装置100可以包括在竖直方向上堆叠的多个半导体裸片SD1和SD2。半导体裸片SD1和SD2分别包括中心区域和围绕中心区域的***区域。多个半导体集成电路分别形成在半导体裸片的中心区域中。包括如上所述的第一导电回路LP1至第四导电回路LP4的缺陷检测结构CDST以环形状形成在半导体裸片SD1和SD2的***区域中以围绕中心区域。
在下文中，参照图26A和图26B，示例实施例的缺陷检测结构CDST跨越两个半导体裸片SD1和SD2形成，但是示例实施例不限于此。在一些示例实施例中，根据示例实施例的缺陷检测结构CDST可以跨越三个或更多个半导体裸片形成。
图26A和图26B是示出根据示例实施例的包括缺陷检测结构的堆叠的半导体装置的剖视图。省略对图1至图3的重复描述。
参照图26A和图26B，第一半导体裸片SD1可以包括第一半导体基底SUB1和形成第一半导体基底SUB1的上部结构的第一介电层DLY1，第二半导体裸片SD2可以包括第二半导体基底SUB2和形成第二半导体基底SUB2的上部结构的第二介电层DLY2。第一介电层DLY1和第二介电层DLY2中的每个可以包括多个导电层。例如，第一介电层DLY1可以包括第一多晶硅层PL1、第一金属层ML1和/或第二金属层ML2。第二介电层DLY2可以包括第二多晶硅层PL2、第三金属层ML3和/或第四金属层ML4。如图26B中所示，还可以在第一半导体基底SUB1的底表面上形成底部金属层MB。多晶硅层PL1和PL2可以包括形成半导体集成电路中的晶体管的栅极的栅极多晶硅层。如果半导体集成电路包括半导体存储器装置，则多晶硅层还可以包括形成半导体集成电路中的位线的位线多晶硅层。
在图26A的示例实施例中，上述的第一导电层CL1与第一半导体裸片SD1中的第一多晶硅层PL1对应，上述的第二导电层CL2与第二半导体裸片SD2中的第二多晶硅层PL2对应，上述的第三导电层CL3与第二半导体裸片SD2中的第四金属层ML4对应。
连接多晶硅层PL1和PL2以及金属层ML4中的水平线HL1、HL2和HL4的上述的竖直线VL1、VL2和VL3可以包括竖直接触件以及穿透第二半导体裸片SD2的硅通孔TSV1和TSV2。
在图26B的示例实施例中，上述的第一导电层CL1与第一半导体裸片SD1下方的底部金属层MB对应，上述的第二导电层CL2与第二半导体裸片SD2中的第二多晶硅层PL2对应，上述的第三导电层CL3与第二半导体裸片SD2中的第四金属层ML4对应。
连接多晶硅层PL2以及金属层MB和ML4中的水平线HL1、HL2和HL4的上述的竖直线VL1、VL2和VL3可以包括竖直接触件以及穿透第一半导体裸片SD1和第二半导体裸片SD2的硅通孔TSV1、TSV2、TSV3和TSV4。
参照图26A和图26B描述使用两个半导体裸片SD1和SD2的导电层的缺陷检测结构的两个示例实施例。将容易理解的是，根据示例实施例的缺陷检测结构可以使用三个或更多个半导体裸片的导电层的各种组合来实现。
图27是示出根据示例实施例的移动***的框图。
参照图27，移动***3000包括经由总线连接的应用处理器(AP)3100、连接单元3200、易失性存储器装置(VM)3300、非易失性存储器装置(NVM)3400、用户接口3500和电源3600。
应用处理器3100可以执行诸如网页浏览器、游戏应用、视频播放器等的应用。连接单元3200可以与外部装置执行有线通信或无线通信。易失性存储器装置3300可以存储由应用处理器3100处理的数据，或者可以作为工作存储器来操作。例如，易失性存储器装置3300可以是诸如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率DDR(LPDDR)SDRAM、图形DDR(GDDR)SDRAM、Rambus DRAM(RDRAM)等的DRAM。非易失性存储器装置3400可以存储用于启动移动***3000的启动图像和其他数据。用户接口3500可以包括诸如键盘、触摸屏等的至少一个输入装置以及诸如扬声器、显示装置等的至少一个输出装置。电源3600可以向移动***3000供应电源电压。在发明构思的示例实施例中，移动***3000还可以包括相机图像处理器(CIS)和/或诸如存储器卡、固态驱动器(SSD)、硬盘驱动器(HDD)、光盘只读存储器(CD-ROM)等的存储装置。
易失性存储器装置3300和/或非易失性存储器装置3400可以实现为包括如上所述的缺陷检测结构CDST的半导体装置。缺陷检测结构CDST包括第一导电回路、第二导电回路、第三导电回路和第四导电回路。第一导电回路穿过***区域PREG的左下角区域CLB。第二导电回路穿过***区域PREG的右下角区域CRB。第三导电回路穿过***区域PREG的左下角区域CLB和左上角区域CLU。第四导电回路穿过***区域PREG的右下角区域CRB和右上角区域CRU。
如上所述，根据示例实施例的缺陷检测结构、半导体装置和相关方法可以使用多个导电回路来准确地检测各种类型的裂缝穿透，所述多个导电回路形成在围绕形成有半导体集成电路的中心区域的***区域中。根据示例实施例的缺陷检测结构、半导体装置和相关方法可以使用增强的裂缝可检测性来防止不良产品的产量。
本发明构思可以应用于使用半导体裸片形成的任何电子装置和***。例如，根据示例实施例的缺陷检测结构CDST可以应用于诸如存储器卡、固态驱动器(SSD)、嵌入式多媒体卡(eMMC)、移动电话、智能电话、个人数字助理(PDA)，便携式多媒体播放器(PMP)、数码相机、便携式摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字电视、机顶盒、便携式游戏机、导航***、可穿戴设备、物联网(IoT)设备、万物互联网(IoE)设备、电子书、虚拟现实(VR)设备、增强现实(AR)设备等的***。
前述内容是对示例实施例的举例说明，并且不应被解释为对示例实施例进行限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易理解的是，在实质上不脱离本发明构思的情况下，可以在示例实施例中进行许多修改。

Claims (19)

1.一种半导体装置，所述半导体装置包括：
半导体裸片，包括包含半导体集成电路的中心区域以及围绕中心区域的***区域，其中，***区域包括左下角区域、左上角区域、右上角区域和右下角区域；
缺陷检测结构，位于***区域中，缺陷检测结构包括位于左下角区域中的第一导电回路、位于右下角区域中的第二导电回路、位于左下角区域和左上角区域中的第三导电回路以及位于右下角区域和右上角区域中的第四导电回路；以及
输入输出电路，电连接到第一导电回路、第二导电回路、第三导电回路和第四导电回路中的相应的端节点，
其中，半导体裸片中缺陷的存在和缺陷的位置基于第一导电回路的第一输出端节点处的第一测试输出信号、第二导电回路的第二输出端节点处的第二测试输出信号、第三导电回路的第三输出端节点处的第三测试输出信号和第四导电回路的第四输出端节点处的第四测试输出信号来确定，
其中，通过将施加到缺陷检测结构的输入端节点的测试输入信号的相位与第一测试输出信号至第四测试输出信号的相位进行比较来测量延迟时间，并且基于延迟时间来确定缺陷的存在以及缺陷的位置，
其中，第一导电回路、第二导电回路、第三导电回路和第四导电回路共享所述输入端节点。
2.根据权利要求1所述的半导体装置，其中，第一导电回路的端节点、第二导电回路的端节点、第三导电回路的端节点和第四导电回路的端节点位于左下角区域与右下角区域之间的端节点区域中。
3.根据权利要求1所述的半导体装置，其中，第一导电回路从左下角区域与右下角区域之间的端节点区域中的所述输入端节点沿***区域延伸到左下角区域与左上角区域之间的第一边缘区域，并且从第一边缘区域返回到端节点区域中的端节点中的第一输出端节点，
其中，第二导电回路从所述输入端节点沿***区域延伸到右下角区域与右上角区域之间的第二边缘区域，并且从第二边缘区域返回到端节点区域中的端节点中的第二输出端节点，
其中，第三导电回路从所述输入端节点沿***区域延伸到左上角区域与右上角区域之间的第三边缘区域，并且从第三边缘区域返回到端节点区域中的端节点中的第三输出端节点，
其中，第四导电回路从所述输入端节点沿***区域延伸到第三边缘区域，并且从第三边缘区域返回到端节点区域中的端节点中的第四输出端节点。
4.根据权利要求3所述的半导体装置，
其中，第一导电回路的从所述输入端节点到第一边缘区域延伸的水平线与第三导电回路的从所述输入端节点到第三边缘区域延伸的水平线的一部分叠置，并且
其中，第二导电回路的从所述输入端节点到第二边缘区域延伸的水平线与第四导电回路的从所述输入端节点到第三边缘区域延伸的水平线的一部分叠置。
5.根据权利要求1所述的半导体装置，其中，缺陷检测结构位于多个导电层中，并且包括围绕中心区域的环形状三维结构。
6.根据权利要求1所述的半导体装置，其中，第一导电回路和第二导电回路位于第一导电层和第二导电层中，并且第三导电回路和第四导电回路位于第一导电层和第三导电层中。
7.根据权利要求1所述的半导体装置，其中，缺陷检测结构包括：
第一水平线，位于第一导电层中，其中，第一水平线包括在左下角区域、左上角区域、右上角区域和右下角区域中沿***区域延伸的环形状，并且其中，第一水平线在左上角区域与右上角区域之间的第三边缘区域中是不连续的；
第二水平线，位于第二导电层中，第二水平线从左下角区域与右下角区域之间的端节点区域中的端节点中的第一输出端节点延伸到左下角区域与左上角区域之间的第一边缘区域；
第三水平线，位于第二导电层中，第三水平线从端节点区域中的端节点中的第二输出端节点延伸到右下角区域与右上角区域之间的第二边缘区域；
第四水平线，位于第三导电层中，第四水平线从端节点区域中的端节点中的第三输出端节点延伸到第三边缘区域；
第五水平线，位于第三导电层中，第五水平线从端节点区域中的端节点中的第四输出端节点延伸到第三边缘区域；
第一竖直线，在第一边缘区域中连接第一水平线和第二水平线；
第二竖直线，在第二边缘区域中连接第一水平线和第三水平线；
第三竖直线，在第三边缘区域中连接第一水平线和第四水平线；以及
第四竖直线，在第三边缘区域中连接第一水平线和第五水平线。
8.根据权利要求1所述的半导体装置，其中，第一导电回路和第二导电回路位于第一导电层中，并且第三导电回路和第四导电回路位于第一导电层和第二导电层中。
9.根据权利要求1所述的半导体装置，其中，缺陷检测结构包括：
第一水平线，位于第一导电层中，其中，第一水平线包括在左下角区域、左上角区域、右上角区域和右下角区域中沿***区域延伸的环形状，并且其中，第一水平线在左上角区域与右上角区域之间的第三边缘区域中是不连续的；
第二水平线，位于第一导电层中，其中，第二水平线从左下角区域与右下角区域之间的端节点区域中的端节点中的第一输出端节点延伸到左下角区域与左上角区域之间的第一边缘区域，并且在第一边缘区域中连接到第一水平线；
第三水平线，位于第一导电层中，其中，第三水平线从端节点区域中的端节点中的第二输出端节点延伸到右下角区域与右上角区域之间的第二边缘区域，并且在第二边缘区域中连接到第一水平线；
第四水平线，位于第二导电层中，其中，第四水平线从端节点区域中的端节点中的第三输出端节点延伸到第三边缘区域；
第五水平线，位于第二导电层中，其中，第五水平线从端节点区域中的端节点中的第四输出端节点延伸到第三边缘区域；
第一竖直线，在第三边缘区域中连接第一水平线和第四水平线；以及
第二竖直线，在第三边缘区域中连接第一水平线和第五水平线。
10.根据权利要求1所述的半导体装置，其中，第一导电回路和第二导电回路位于第一导电层中，并且第三导电回路和第四导电回路位于第二导电层中。
11.根据权利要求1所述的半导体装置，其中，缺陷检测结构包括：
第一水平线，位于第一导电层中，第一水平线从左下角区域与左上角区域之间的第一边缘区域延伸到右下角区域与右上角区域之间的第二边缘区域；
第二水平线，位于第一导电层中，第二水平线从左下角区域与右下角区域之间的端节点区域中的端节点中的第一输出端节点延伸到左下角区域与左上角区域之间的第一边缘区域，并且在第一边缘区域中连接到第一水平线；
第三水平线，位于第一导电层中，第三水平线从端节点区域中的端节点中的第二输出端节点延伸到右下角区域与右上角区域之间的第二边缘区域，并且在第二边缘区域中连接到第一水平线；
第四水平线，位于第二导电层中，第四水平线包括在左下角区域、左上角区域、右上角区域和右下角区域中沿***区域延伸的环形状，其中，第四水平线在左上角区域与右上角区域之间的第三边缘区域中是不连续的；
第五水平线，位于第二导电层中，第五水平线从端节点区域中的端节点中的第三输出端节点延伸到右上角区域与左上角区域之间的第三边缘区域，并且在第三边缘区域中连接到第四水平线；
第六水平线，位于第二导电层中，第六水平线从端节点区域中的端节点中的第四输出端节点延伸到左上角区域与右上角区域之间的第三边缘区域，并且在第三边缘区域中连接到第四水平线；以及
竖直线，在端节点区域中连接第一水平线和第四水平线。
12.根据权利要求1所述的半导体装置，其中，输入输出电路包括：
输出垫；以及
选择电路，被配置为将输出垫顺序连接到第一导电回路的第一输出端节点、第二导电回路的第二输出端节点、第三导电回路的第三输出端节点和第四导电回路的第四输出端节点。
13.根据权利要求1所述的半导体装置，
其中，所述半导体装置包括在竖直方向上堆叠的多个半导体裸片，并且
其中，缺陷检测结构包括位于分别包括在所述多个半导体裸片中的多个导电层中的环形状三维结构。
14.一种缺陷检测结构，所述缺陷检测结构位于半导体裸片的***区域中并且***区域围绕半导体裸片的包括半导体集成电路的中心区域，所述缺陷检测结构包括：
第一导电回路，位于***区域的左下角区域中；
第二导电回路，位于***区域的右下角区域中；
第三导电回路，位于***区域的左下角区域和左上角区域中；以及
第四导电回路，位于***区域的右下角区域和右上角区域中，
其中，半导体裸片中缺陷的存在和缺陷的位置基于第一导电回路的第一输出端节点处的第一测试输出信号、第二导电回路的第二输出端节点处的第二测试输出信号、第三导电回路的第三输出端节点处的第三测试输出信号和第四导电回路的第四输出端节点处的第四测试输出信号来确定，
其中，通过将施加到缺陷检测结构的输入端节点的测试输入信号的相位与第一测试输出信号至第四测试输出信号的相位进行比较来测量延迟时间，并且基于延迟时间来确定缺陷的存在以及缺陷的位置，
其中，第一导电回路、第二导电回路、第三导电回路和第四导电回路共享所述输入端节点。
15.一种检测半导体裸片中的缺陷的方法，半导体裸片包括包含半导体集成电路的中心区域以及围绕中心区域的***区域，***区域包括左下角区域、左上角区域、右上角区域和右下角区域，所述方法包括：
在***区域中形成缺陷检测结构，缺陷检测结构包括在左下角区域中的第一导电回路、在右下角区域中的第二导电回路、在左下角区域和左上角区域中的第三导电回路以及在右下角区域和右上角区域中的第四导电回路；
将测试输入信号施加到缺陷检测结构的输入端节点；
从第一导电回路的第一输出端节点、第二导电回路的第二输出端节点、第三导电回路的第三输出端节点以及第四导电回路的第四输出端节点接收相应的第一测试输出信号、第二测试输出信号、第三测试输出信号和第四测试输出信号；以及
基于测试输入信号以及第一测试输出信号、第二测试输出信号、第三测试输出信号和第四测试输出信号来确定半导体裸片中缺陷的存在以及缺陷的位置，
其中，通过将测试输入信号的相位与第一测试输出信号至第四测试输出信号的相位进行比较来测量延迟时间，并且基于延迟时间来确定缺陷的存在以及缺陷的位置，
其中，第一导电回路、第二导电回路、第三导电回路和第四导电回路共享所述输入端节点。
16.根据权利要求15所述的方法，其中，通过一个输出垫顺序地提供第一测试输出信号、第二测试输出信号、第三测试输出信号和第四测试输出信号。
17.根据权利要求15所述的方法，其中，通过至少两个输出垫并行地提供第一测试输出信号、第二测试输出信号、第三测试输出信号和第四测试输出信号中的至少两个测试输出信号。
18.根据权利要求15所述的方法，其中，通过将第一测试输出信号的延迟时间与第二测试输出信号的延迟时间进行比较来确定缺陷的位置。
19.根据权利要求15所述的方法，其中，通过将第三测试输出信号的延迟时间与第四测试输出信号的延迟时间进行比较来确定缺陷的位置。
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