CN110890895A - 借助表示法变换执行极化解码的方法及相关极化解码器 - Google Patents

Abstract

本发明提出了一种借助表示法变换执行极化解码的方法及相关极化解码器。该方法包括将输入信号从2的补码表示法变换为符号数值表示法以生成已变换输入信号，其中，在极化解码过程中，执行多个第一子运算和多个第二子运算以生成已变换输入信号的解码结果；执行第一符号处理，以生成该多个第一子运算中的第一子运算的符号结果；执行第一数值处理，以生成该多个第一子运算中的第一子运算的数值结果；执行第二符号处理，以生成该多个第二子运算中的第二子运算的符号结果；以及执行第二数值处理，以生成该多个第二子运算中的第二子运算的数值结果。

Description

借助表示法变换执行极化解码的方法及相关极化解码器

交叉引用

本发明要求：编号为16/125，751，申请日为2018年9月9日的美国专利申请的优先权。上述美国专利申请在此一并作为参考。

技术领域

本发明一般涉及极化解码，更具体地，涉及借助表示法变换(notationtransformation)执行极化解码(polar decoding)的方法和相关极化解码器。

背景技术

近年来，极化码已被选择用于第五代(5th Generation，5G)信道编码，然而，由于极化解码的固有延迟，极难降低极化解码器的硬件复杂度。更具体地，极化解码器的硬件实现需要大的电路面积和功耗以实现短的解码延迟。在另一方面，随着高速运行，额外的电源和硬件源可能会大大增加。

在极化解码过程中，一些关键操作可能会重复多次，这意味着执行这些运算的子电路会占据电路面积的大部分。为了满足极化解码的速度需求，上述子电路的设计可以采用先进晶片制造、高工作电压或极复杂电路结构，然而，这可能引入如功耗大幅增加、电路面积大幅增大等问题。因此，需要一种新方法和相关结构在不引入副作用的情况下或以引入较少副作用的方式来解决这些问题。

发明内容

本发明的一个目标是，提出一种借助表示法变换执行极化解码的方法及相关极化解码器，以解决上述问题。

本发明的另一目标是，提出一种借助表示法变换执行极化解码的方法及相关极化解码器，在不引入副作用的情况下或以引入较少副作用的方式提升通信装置的整体性能。

本发明的至少一个实施例提出了借助表示法变换执行极化解码的方法。该方法包括：将输入信号从2的补码表示法变换为符号数值表示法以生成已变换输入信号，其中，在极化解码过程中，执行极化解码的多个第一子运算和多个第二子运算以生成已变换输入信号的解码结果；根据第一输入信号和第二输入信号，执行第一符号处理，以生成该多个第一子运算中的第一子运算的符号结果；根据第一输入信号和第二输入信号，执行第一数值处理，以生成该多个第一子运算中的第一子运算的数值结果；根据单比特信号、第三输入信号和第四输入信号，执行第二符号处理，以生成该多个第二子运算中的第二子运算的符号结果；以及根据单比特信号、第三输入信号和第四输入信号，执行第二数值处理，以生成该多个第二子运算中的第二子运算的数值结果；其中，第一输入信号、第二输入信号、第三输入信号和第四输入信号是从已变换信号或其衍生数中选取的，并且单比特信号是极化解码过程中解码结果中的解码结果。

除上述方法外，本发明还提出了极化解码器，并且该解码器包括多个第一子运算模块和多个第二子运算模块。该多个第一子运算模块被安排为执行多个第一子运算，其中，该多个第一子运算模块的每一个包括第一符号处理电路和第一数值处理电路，该第一符号处理电路被安排为根据第一输入信号和第二输入信号执行第一符号处理以生成第一子运算的符号结果，并且第一数值处理电路被安排为根据第一输入信号和第二输入信号执行第一数值处理以生成第一子运算的数值结果。该多个第二子运算模块被安排为执行多个第二子运算，其中，该多个第二子运算模块的每一个包括第二符号处理电路和第二数值处理电路，该第二符号处理电路被安排为根据单比特信号、第三输入信号和第四输入信号执行第二符号处理以生成第二子运算的符号结果，并且第二数值处理电路被安排为根据单比特信号、第三输入信号和第四输入信号执行第二数值处理以生成第二子运算的数值结果。此外，第一输入信号、第二输入信号、第三输入信号和第四输入信号使用符号数值表示法，并且单比特信号是极化解码期间的解码结果。

本发明的方法和极化解码器能够借助表示法变换降低整体复杂度，从而提升通信装置的整体性能。此外，本发明的上述实施例的实现不会大幅增加额外成本。因此，可以在不大幅增加总成本的情况下解决相关技术问题。与相关技术相比，本发明能够在不引入副作用的情况下或以引入较少副作用的方式提升极化解码器的整体性能。

在阅读了各种图片和附图中所示的优选实施例的详细描述后，本发明的这些和其他目标对于本领域技术人员将变得显而易见。

附图说明

图1是描述极化解码器的示意图。

图2是描述第一子运算模块的示意图。

图3是描述第二子运算模块的示意图。

图4是根据本发明实施例描述的极化解码器的示意图。

图5是根据本发明实施例描述的第一子运算模块的示意图。

图6是根据本发明实施例描述的第二子运算模块的示意图。

图7是根据本发明另一实施例描述的第二子运算模块的示意图。

具体实施方式

在后续描述及权利要求中使用了某些词汇来指代特定的组件。本领域技术人员应可理解，电子装置制造商可能会用不同的名词来称呼同一组件。本文并不以名称差异作为区分组件的方式，而是以组件在功能上的差异作为区分准则。在后续描述及权利要求中所提及的“包括”为开放式用语，故应解释成“包括但不限于”。以外，“耦接”一词在此是包括任何直接及间接的电气连接手段。因此，若第一装置耦接到第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其他装置或连接手段间接地电气连接至该第二装置。

为了更好地理解，通过参考将CAMILLE LEROUX、IDO TAL、ALEXANDER VARDY、和WARREN J.GROSS提出，标题为“Hardware architectures for successive cancellationdecoding of polar codes”的论文并入本文中。如图1(描述极化解码器100的示意图)所示，具有类似快速傅里叶变换(Fast Fourier Transform，FFT)结构的连续消除(successive cancellation，SC)解码器可以有效地实现。请注意，信号{L₀,L₁,L₂,L₃,L₄,L₅,L₆,L₇}可以是极化解码器100的输入信号，信号{u₀,u₁,u₂,u₃,u₄,u₅,u₆,u₇}可以是极化解码期间的解码结果，其中信号{u₀,u₁,u₂,u₃,u₄,u₅,u₆,u₇}的每一个可以为0或1。

如第一子运算模块(为简洁起见在图1中标记为“f”)和第二子运算模块(为简洁起见在图1中标记为“g”)的关键功能块被安排为分别执行f-函数和g-函数，f-函数和g-函数的运算可表示如下：

f(L_a,L_b)＝sign(L_a)×sign(L_a)×min(|L_a|,|L_b|)

其中，L_a和L_b表示这些运算的输入信号，sign(L_a)和sign(L_b)分别表示信号L_a和L_b的符号信号，min(|L_a|,|L_b|)表示信号L_a和L_b的最小数值(或绝对值)，并且信号u_s可以为0或1。如图1所示，第一子运算模块和第二子运算模块在极化解码器100中重复出现，这可能会大大影响极化解码器100的整体性能。

根据一些实施例，可以在数字信号处理中使用2的补码表示法，但本发明不限于此。图2和图3分别描述了根据本发明实施例的第一子运算模块(如f-运算模块200)和第二子运算模块(如g-运算模块300)。

如图2所示，f-运算模块200包括：数值发生器电路212和数值发生器电路214被安排为分别生成信号L_a和L_b的数值(或绝对值)；数值复用器220被安排为选择信号L_a和L_b的数值中具有较小数值的信号；反相电路230被安排为生成数值复用器220所选信号的负信号；逻辑电路240被安排为生成信号L_a的最高有效位(most significant bit，MSB)和信号L_b的MSB的异或(exclusive-or，XOR)输出信号，作为控制信号；以及输出选择器250，被安排为根据逻辑电路240生成的控制信号选择经过反相电路230和不经过反相电路230的信号之一，作为f-运算模块200的输出信号(如信号L_out)。如果信号L_out、L_a和L_b是“L”位信号，其中符号“L”是正整数，L_a[L-1]和L_b[L-1]则分别表示信号L_a和L_b的MSB。

如图3所示，g-运算模块300包括：反相电路330被安排为生成信号L_a的负信号；信号选择器350，被安排为根据信号u_s(为0或1)选择信号L_a和信号L_a的负信号之一；以及加法电路360，被安排为将信号L_b和由信号选择器350所选的信号相加，以生成g-运算模块300的输出信号。

请注意，如图2所示，f-运算模块200由4级组件(如数值发生器电路212/214、数值复用器220、反相电路230和输出选择器250)组成(类似地，g-运算模块300由3级组件组成)。当极化解码器100的运行速度增加时，f-运算模块200需要对其内部的组件进行特定设计，以满足速度需求，这可能需要更多硬件和相关区域。另一方面，f-运算模块200的运行速度可能会成为瓶颈，这可能会限制极化解码器100的整体性能。

根据一些实施例，进一步提出了借助表示法变换执行极化解码的方法以及具有降低电路复杂度的相关解码器以提高f-运算模块的运行速度，从而提升整体性能。为了更好地理解，可以通过极化解码器的操作示例来描述该方法，但本发明不限于此。

图4是根据本发明实施例描述的极化解码器400的示意图。极化解码器400包括变换模块410，变换模块410包括诸如变换电路412-1、412-2、412-3、412-4、412-5、412-6、412-7和412-8的多个变换电路，并且极化解码器400进一步包括多个第一子运算模块(在图4中标记为“f”)和多个第二子运算模块(图4中标记为“g”)。例如，变换电路412-1、412-2、412-3、412-4、412-5、412-6、412-7和412-8的每一个被安排为将输入信号从2的补码表示法变换为符号数值表示法以生成已变换输入信号，即，对使用符号数值表示法的信号执行后续解码过程，但本发明不限于此。请注意，极化解码器400的结构仅用于说明性目的，并不旨在限定本发明。上述变换电路应为本领域技术人员所熟知，为简洁起见，在此省略相关细节。

在此实施例中，该多个第一子运算模块(在图4中标记为“f”)被安排为执行多个第一子运算(如f-函数的运算)，并且该多个第二子运算模块(在图4中标记为“g”)被安排为执行多个第二子运算(如g-函数的运算)，但本发明不限于此。该多个第一子运算模块和该多个第二子运算模块的每一个的实施细节如下所述。

表1

二进制	2的补码	符号数值
			111	-1	-3
110	-2	-2
			101	-3	-1
100	-4	-0
			011	+3	+3
010	+2	+2
			001	+1	+1
000	0	+0

表1描述了相应3位二进制数、2的补码表示法的对应值以及符号数值表示法的对应值的映射表。例如，对于2的补码表示法，二进制数“111”表示值“-1”，然而，对于符号数值表示法，二进制数111表示“-3”。请注意，对于特定值(如“-3”)，可以由2的补码表示法表示为二进制数“101”，并且变换电路可以将使用2的补码表示法的二进制数“101”变换为使用符号数值表示法的二进制数“111”。为了更好地理解，可以重新排列表1，生成下表。

表2

值	2的补码	符号数值
			+3	011	011
+2	010	010
			+1	001	001
0	000	000/100
			-1	111	101
-2	110	110
			-3	101	111
-4	100	-

表2描述了使用2的补码表示法的二进制数和使用符号数值表示法的二进制数的映射表，其中，第一列表示相应值，第二列表示使用2的补码表示法的相应二进制数，并且最后一列表示使用符号数值表示法的相应二进制数。请注意，对于符号数值表示法，二进制数“000”和二进制数“100”都表示值“0”，另外，值“-4”无法由3位二进制符号数值表示法表示。

请注意，使用符号数值表示法的二进制输入信号的MSB表示该输入信号的符号信号，并且该输入信号的剩余位表示该输入信号的数值信号。例如，值“+3”可以由二进制数“011”表示，其中，MSB“0”表明该值为正值，剩余位“11”表明该值的数值为“3”。另如，值“-1”可以由二进制数“101”表示，其中，MSB“1”表明该值为负值，剩余位“01”表明该值的数值为“1”。

在一个实施例中，图4所示的该多个第一子运算模块的每一个可以由图5所示的结构实现，图5是根据本发明实施例描述的如f-运算模块600的第一子运算模块的示意图。f-运算模块600包括如F-符号处理电路610的第一符号处理电路，和如F-数值处理电路620的第一数值处理电路，其中，F-符号处理电路610包括逻辑电路612，F-数值处理电路620包括比较电路622和复用电路624。

根据此实施例，F-符号处理电路610被安排为根据第一输入信号(例如，信号L_a)和第二输入信号(例如，信号L_b)执行第一符号处理以生成f-函数的符号结果(例如，L_out[L-1])，并且F-数值处理电路620被安排为根据信号L_a和L_b执行第一数值处理以生成f-函数的数值结果(例如，L_out[L-2:0])，但本发明不限于此。如果信号L_out、L_a和L_b是“L”位信号，其中符号“L”是正整数，L_out[L-1]、L_a[L-1]和L_b[L-1]则分别表示信号L_out、L_a和L_b的MSB，并且L_out[L-2:0]、L_a[L-2:0]和L_b[L-2:0]表示信号L_out、L_a和L_b的数值。

此外，逻辑电路612可以生成L_a[L-1]和L_b[L-1]的异或输出信号，作为f-函数的符号结果。比较电路622可以根据L_a[L-2:0]是否大于L_b[L-2:0]生成比较结果。复用电路624可以根据该比较结果选择L_a[L-2:0]和L_b[L-2:0]中的一个，作为f-函数的数值结果，但本发明不限于此。

图6是根据本发明实施例描述的第二子运算模块(例如，g-运算模块700)的示意图。在此实施例中，g-运算模块700包括如G-符号处理电路710的第二符号处理电路，和如G-数值处理电路720的第二数值处理电路，其中，G-符号处理电路710包括比较电路712和复用电路714，G-数值处理电路720包括逻辑电路722、比较电路724、算术模块726和复用电路728。

根据此实施例，G-符号处理电路710被安排为根据单比特信号(例如，信号u_s，可以为0或1)、第三输入信号(例如，信号L_a)和第四输入信号(例如，信号L_b)执行第二符号处理以生成g-函数的符号结果(例如，L_out[L-1])，并且G-数值处理电路720被安排为根据信号u_s、L_a和L_b执行第二数值处理以生成g-函数的数值结果(例如，L_out[L-2:0])，但本发明不限于此。如果信号L_out、L_a和L_b是“L”位信号，其中符号“L”是正整数，L_out[L-1]、L_a[L-1]和L_b[L-1]则分别表示信号L_out、L_a和L_b的MSB，并且L_out[L-2:0]、L_a[L-2:0]和L_b[L-2:0]表示信号L_out、L_a和L_b的数值。

在一个实施例中，比较电路712可以根据L_a[L-2:0]是否大于L_b[L-2:0]生成比较结果。复用电路714可以根据该比较结果选择第一符号信号(例如，信号SIGN_1)和第二符号(例如，信号SIGN_2)中的一个，作为g-函数的符号结果(例如，L_a[L-1])，其中，信号SIGN_1是信号u_s和L_a[L-1]的异或输出信号，并且信号SIGN_2是L_b[L-1]，但本发明不限于此。

此外，逻辑电路722可以根据信号SIGN_1和信号SIGN_2生成第一控制信号，其中，第一控制信号是信号SIGN_1和信号SIGN_2的异或输出信号。比较电路724可以根据L_a[L-2:0]是否大于L_b[L-2:0]生成第二控制信号。算术模块726可以根据L_a[L-2:0]和L_b[L-2:0]生成多个数值输出信号。例如，算术模块726包括多个算术电路，该多个算术电路被安排为分别执行将L_a[L-2:0]和L_b[L-2:0]相加(如图所示，圆圈内有符号“+”)，从L_a[L-2:0]中减去L_b[L-2:0](如图所示，圆圈内有符号“-”)，以及从L_b[L-2:0]中减去L_a[L-2:0](如图所示，圆圈内有符号“-”)的算术运算。复用电路728可以根据第一控制信号和第二控制信号选择多个数值输出信号之一，作为g-函数的数值结果(例如，L_out[L-2:0])，但本发明不限于此。

图7是根据本发明另一实施例描述的第二子运算模块(例如，g-运算模块800)的示意图。在此实施例中，g-运算模块800包括如G-符号处理电路810的第二符号处理电路，和如G-数值处理电路820的第二数值处理电路。请注意，g-运算模块800的结构与图6所示的g-运算模块700结构类似，其中，G-符号处理电路810和G-符号处理电路710完全相同。G-数值处理电路820和G-数值处理电路720的主要不同点在于，由于G-数值处理电路820可以接收比较电路712的输出并共享相同硬件，G-数值处理电路820中省略了比较电路724。如图7所示，复用电路728可以根据逻辑电路722生成的控制信号和比较电路712生成的比较结果选择多个数值输出信号之一，作为g-函数的数值结果(例如，L_out[L-2:0])，但本发明不限于此。由于前述实施例中已经描述了相关细节，在此不再详细重复相似描述。

如图5和图2所示，与图2所示的f-运算模块200的结构相比，图5所示的f-运算模块600的电路复杂度大幅降低，其中，4层结构变为2层结构。虽然与g-运算模块300相比，g-运算模块700(或g-运算模块800)的电路复杂度会增加，但极化解码器400的整体电路复杂度会降低。因此，本发明的方法和相关极化解码器能够解决相关技术领域的问题(如硬件电路面积、功耗和速度等方面的考虑)，而不会大幅增加额外成本。

本领域技术人员将会容易察觉到，在保留本发明的教义的同时，可以对装置和方法做出各种修改和改变。因此，上述公开内容应被解释为仅受所附权利要求的范围和界限的限制。

Claims (16)

1.一种借助表示法变换执行极化解码的方法，其特征在于，包括：

将输入信号从2的补码表示法变换为符号数值表示法以生成已变换输入信号，其中在该极化解码期间，执行该极化解码的多个第一子运算和多个第二子运算以生成该已变换输入信号的解码结果；

根据第一输入信号和第二输入信号，执行第一符号处理以生成该多个第一子运算中的第一子运算的符号结果；

根据该第一输入信号和该第二输入信号，执行第一数值处理以生成该多个第一子运算中的该第一子运算的数值结果；

根据单比特信号、第三输入信号和第四输入信号，执行第二符号处理以生成该多个第二子运算中的第二子运算的符号结果；以及

根据该单比特信号、该第三输入信号和该第四输入信号，执行第二数值处理以生成该多个第二子运算中的该第二子运算的数值结果；

其中，该第一输入信号、该第二输入信号、该第三输入信号和该第四输入信号是从该已变换信号或其衍生数中选择的，并且该单比特信号是该极化解码期间该解码结果中的解码结果。

2.如权利要求1所述的借助表示法变换执行极化解码的方法，其特征在于，执行该第一符号处理以生成该多个第一子运算中的该第一子运算的该符号结果的步骤进一步包括：

根据该第一输入信号和该第二输入信号的相应最高有效位执行逻辑运算，以生成该第一输入信号的该最高有效位和该第二输入信号的该最高有效位的异或输出信号，作为该第一子运算的该符号结果。

3.如权利要求1所述的借助表示法变换执行极化解码的方法，其特征在于，执行该第一数值处理以生成该多个第一子运算中的该第一子运算的该数值结果的步骤进一步包括：

根据该第一输入信号的该数值和该第二输入信号的该数值执行一比较运算，以生成比较结果，其中，该比较结果指示该第一输入信号的该数值是否大于该第二输入信号的该数值；以及

根据该比较结果，选择该第一输入信号的该数值和该第二输入信号的该数值之一，作为该第一子运算的该数值结果。

4.如权利要求1所述的借助表示法变换执行极化解码的方法，其特征在于，执行该第二符号处理以生成该多个第二子运算中的该第二子运算的该符号结果的步骤进一步包括：

根据该第三输入信号的该数值和该第四输入信号的该数值执行比较运算，以生成比较结果，其中，该比较结果指示该第三输入信号的该数值是否大于该第四输入信号的该数值；以及

根据该比较结果，选择第一符号信号和第二符号信号之一，作为该第二子运算的该符号结果；

其中，该第一符号信号是该单比特信号和该第三输入信号的最高有效位的异或输出信号，并且该第二符号信号是该第四输入信号的最高有效位。

5.如权利要求1所述的借助表示法变换执行极化解码的方法，其特征在于，执行该第二数值处理以生成该多个第二子运算中的该第二子运算的该数值结果的步骤进一步包括：

根据第一符号信号和第二符号信号执行异或运算，以生成第一控制信号，其中，该第一符号信号是该单比特信号和该第三输入信号的最高有效位的异或输出信号，该第二符号信号是该第四输入信号的最高有效位，并且该第一控制信号是该第一符号信号和该第二符号信号的异或输出信号；

根据该第三输入信号的该数值和该第四信号的该数值执行比较运算，以生成第二控制信号，其中，该第二控制信号指示该第三输入信号的该数值是否大于该第四输入信号的该数值；

根据该第三输入信号的该数值和该第四输入信号的该数值执行算术运算，以生成多个数值输出信号；以及

根据该第一控制信号和该第二控制信号选择该多个数值输出信号之一，作为该第二子运算的该数值结果。

6.如权利要求5所述的借助表示法变换执行极化解码的方法，其特征在于，根据该第三输入信号的该数值和该第四输入信号的该数值执行该算术运算以生成该多个数值输出信号的步骤进一步包括：

将该第三输入信号的该数值和该第四输入信号的该数值相加；

从该第三输入信号的该数值中减去该第四输入信号的该数值；以及

从该第四输入信号的该数值中减去该第三输入信号的该数值。

7.如权利要求4所述的借助表示法变换执行极化解码的方法，其特征在于，执行该第二数值处理以生成该多个第二子运算中的该第二子运算的该数值结果的步骤进一步包括：

根据该第一符号信号和该第二符号信号执行异或运算，以生成控制信号，其中，该控制信号是该第一符号信号和该第二符号信号的异或输出信号；

根据该第三输入信号的该数值和该第四信号的该数值执行算术运算，以生成多个数值输出信号；以及

根据该控制信号和该比较结果，选择该多个数值输出信号之一，作为该第二子运算的该数值结果。

8.如权利要求7所述的借助表示法变换执行极化解码的方法，其特征在于，根据该第三输入信号的该数值和该第四信号的该数值执行该算术运算以生成该多个数值输出信号的步骤进一步包括：

将该第三输入信号的该数值和该第四输入信号的该数值相加；

从该第三输入信号的该数值中减去该第四输入信号的该数值；以及

从该第四输入信号的该数值中减去该第三输入信号的该数值。

9.一种极化解码器，其特征在于，包括：

多个第一子运算模块，被安排为执行多个第一子运算，其中，该多个第一子运算模块的每一个包括：

第一符号处理电路，被安排为根据第一输入信号和第二输入信号执行第一符号处理，以生成第一子运算的符号结果；以及

第一数值处理电路，被安排为根据该第一输入信号和该第二输入信号执行第一数值处理，以生成该第一子运算的数值结果；以及

多个第二子运算模块，被安排为执行多个第二子运算，其中，该多个第二子运算模块的每一个包括：

第二符号处理电路，被安排为根据单比特信号、第三输入信号和第四输入信号执行第二符号处理，以生成第二子运算的符号结果；以及

第二数值处理电路，被安排为根据该单比特信号、该第三输入信号和该第四输入信号执行第二数值处理，以生成该第二子运算的数值结果；

其中，该第一输入信号、该第二输入信号、该第三输入信号和该第四输入信号是使用符号数值表示法的信号，并且该单比特信号是该极化解码期间该解码结果中的解码结果。

10.如权利要求9所述的该极化解码器，其特征在于，该第一符号处理电路进一步包括：

逻辑电路，被安排为生成该第一输入信号的最高有效位和该第二输入信号的最高有效位的异或输出信号。

11.如权利要求9所述的该极化解码器，其特征在于，该第一数值处理电路进一步包括：

比较电路，被安排为根据该第一输入信号的该数值是否大于该第二输入信号的该数值生成比较结果；以及

复用电路，被安排为根据该比较结果，选择该第一输入信号的该数值和该第二输入信号的该数值之一，作为该第一子运算的该数值结果。

12.如权利要求9所述的该极化解码器，其特征在于，该第二符号处理电路进一步包括：

比较电路，被安排为根据该第三输入信号的该数值是否大于该第四输入信号的该数值生成比较结果；以及

复用电路，被安排为根据该比较结果，选择第一符号信号和第二符号信号之一，作为该第二子运算的该符号结果；

其中，该第一符号信号是该单比特信号和该第三输入信号的最高有效位的异或输出信号，并且该第二符号信号是该第四输入信号的最高有效位。

13.如权利要求9所述的该极化解码器，其特征在于，该第二数值处理电路进一步包括：

逻辑电路，被安排为根据第一符号信号和第二符号信号生成第一控制信号，其中，该第一符号信号是该单比特信号和该第三输入信号的最高有效位的异或输出信号，该第二符号信号是该第四输入信号的最高有效位，并且该第一控制信号是该第一符号信号和该第二符号信号的异或输出信号；

比较电路，被安排为根据该第三输入信号的该数值是否大于该第四输入信号的该数值生成第二控制信号；

算术模块，被安排为根据该第三输入信号的该数值和该第四输入信号的该数值生成多个数值输出信号；以及

复用电路，被安排为根据该第一控制信号和该第二控制信号选择该多个数值输出信号之一，作为该第二子运算的该数值结果。

14.如权利要求13所述的该极化解码器，其特征在于，该算术模块进一步包括：

多个算术电路，被安排为分别执行将该第三输入信号的该数值和该第四输入信号的该数值相加、从该第三输入信号的该数值中减去该第四输入信号的该数值、和从该第四输入信号的该数值中减去该第三输入信号的该数值的算术运算。

15.如权利要求12所述的该极化解码器，其特征在于，该第二数值处理电路进一步包括：

逻辑电路，被安排为根据该第一符号信号和该第二符号信号生成控制信号，其中，该控制信号是该第一符号信号和该第二符号信号的异或输出信号；

算术模块，被安排为根据该第三输入信号的该数值和该第四信号的该数值生成多个数值输出信号；以及

复用电路，被安排为根据该控制信号和该比较结果，选择该多个数值输出信号之一，作为该第二子运算的该数值结果。

16.如权利要求15所述的该极化解码器，其特征在于，该算术模块进一步包括：

多个算术电路，被安排为将该第三输入信号的该数值和该第四输入信号的该数值相加、从该第三输入信号的该数值中减去该第四输入信号的该数值和从该第四输入信号的该数值中减去该第三输入信号的该数值的算术运算。

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