CN110874517A - 一种快速验证fpga互连线连接正确的方法 - Google Patents

Abstract

本发明为一种快速验证FPGA互连线连接正确的方法，基于形式验证思想，采用拓扑结构比对，来验证互连线的连接正确。具体从两个方面出发，一是在FPGA设计初期，制定完善的互连线规格说明，根据规格说明，定制互连资源生成工具，生成互连资源文件。二是在芯片设计过程中，采用层次化的设计方法，对所有INSTANCE进行规则命名，使FPGA中每一个SWB都有唯一的标识，电路设计成功后，开发网表解析工具来解析得到实际电路的互连资源。将上述两个互连资源文件进行比对，即可发现设计中存在的问题，实现互连线连接正确性的验证。本发明所提方法可以快速完成FPGA互连线连接正确的验证，覆盖率高达100％，极大的缩短了设计时间。

Description

一种快速验证FPGA互连线连接正确的方法

技术领域

本发明属于电子技术领域。具体涉及可编程逻辑器件(FPGA)互连线的快速验证方法。

背景技术

目前，随着集成电路制造工艺水平的不断提高，器件特征尺寸不断缩小，FPGA规模越来越大，集成模块越来越多，可以实现更加复杂的功能。当前主流FPGA基于SRAM设计，将配置信息下载到相应的配置RAM，通过配置RAM的值来控制对应开关的打开和关闭，实现相应电路的连接。FPGA主要由可编程输入输出、可编程互连和可编程逻辑组成，其中可编程互连包括可编程互连线和可编程互连开关。相对于IO/CLB/DSP/BRAM/SWB等模块来说，FPGA的互连线验证面临很大的挑战。不同于有些ASIC芯片可以采用自动布局布线设计，FPGA的互连需要定制设计，在设计过程中很容易出现互连线短路和开路现象，如何检查出这类错误是非常困难的，当前普遍采用动态仿真的方法来验证互连线的正确性，这种方法不仅速度很慢，而且覆盖率很低。所以亟待需要一种能够快速实现FPGA互连线连接正确的验证方法。本文提出一种基于拓扑结构来验证FPGA互连正确的方法，能有效检查原理图中互连线开路和短路情况，具有实现速度快，覆盖率高(理论高达100％)的优点。

发明内容

本发明的目的是克服现有FPGA互连验证方法的不足，提出一种基于形式验证思想，快速实现FPGA互连验证的方法，可以快速有效的实现FPGA互连验证，可以有效的检查出互连过程中出现的短路和开路情况。

本发明提出的互连验证方法，具体步骤如下：

(1)获取FPGA互连资源GOLDEN文件，作为参考。在FPGA设计初期，制定完善的互连规格说明，指定芯片所采用的互连线类型和数量。由于FPGA规模不断增大，所需要的互连线的种类和数量越来越多。然而，也并不是互连资源越多越好，这需要综合考虑布通率、速度和资源利用等方面，最终制定出切实可行的互连资源。互连线型一般包含线的方向和跨度信息，互连线的方向一般指由驱动点到负载点的方向，方向采用和地图方向一样的定义，即上北(North)、下南(South)、左西(West)、右东(East)。跨度一般是指互连线所跨越CLB的个数，常见的有2倍线、4倍线、5倍线、6倍线和长线等。根据互连线的规格说明，即可以根据互连规格编写对应的互连资源生成程序，这里所说的互连资源是以每个SWB的驱动点为起点的互连线，所有的SWB的驱动点为起点的互连线即构成了整个FPGA芯片的互连资源。

所以在生成整个FPGA芯片的互连资源文件的时候，需要提供FPGA的ARCH文件，这里的ARCH文件是指包含FPGA芯片中SWB行数和列数信息的文件。在FPGA中，SWB以二维形式分布，互连资源生成程序读取ARCH文件获取整个FPGA芯片的SWB行列信息，即可生成整个FPGA芯片的互连资源文件，作为GOLDEN文件。

(2)解析电路网表，得到实际设计电路的互连资源文件。当前FPGA的互连设计仍需要采用原理图设计方法，基于FPGA中模块的重复性高的特点，在电路设计中普遍采用层次化的设计方法。采用层次化的设计方法可以加快设计速度，同时有效缩小原理图的文件大小，提高设计开发速度。针对层次化的设计，需要对电路图中的每个INSTANCE进行有意义的命名，每个INSTANCE名称需要包含模块名字和相应的坐标信息，因为整个电路是多个层次的，所以INSTANCE名字中的坐标信息都是相对坐标。这样根据相对坐标关系，可以得到每个SWB的绝对坐标信息。

通过Virtuoso得到整理好的FPGA整体电路网表文件，设计网表解析程序，网表解析程序可以根据整个电路网表的连接关系，从每个SWB的驱动点开始，追踪连接关系，这样可以得到整个FPGA芯片中的所有互连资源，将追踪到的所有互连资源集中到一个文件，即可得到实际设计电路所对应的互连资源文件。

(3)互连资源对比。将步骤1所生成的GOLDEN互连文件和步骤2根据实际FPGA电路所提取出来的互连资源文件进行比对。对于开路现象，电路网表解析得到的路径比GOLDEN文件中对应的路径要短，丢失了开路后的连接。对于短路现象，电路网表解析得到的路径比GOLDEN文件中对应的路径要长，多出了短路所连接的支路。由此即可有效的检查出设计过程中所出现的短路和开路现象。

鉴于本设计所提出的互连验证方法是基于互连拓扑结构，以文本的形式进行比对，可以百分百覆盖FPGA芯片中的所有互连资源，同时只需要很短的时间即可完成整个验证过程，故本发明叫做一种快速验证FPGA互连线连接正确的方法。

技术效果

本发明所提出的技术方法已经在实际应用中实现。实验表明，本方法可以有效的检查出FPGA设计过程中所导致的互连线短路和开路问题。相对于传统的基于动态仿真的验证方法，本方法可以极大的提高了验证速度，同时能百分百的覆盖FPGA中的所有互连线资源，极大的提高了芯片的设计速度。

附图说明

图1为本发明所提方法流程图。

图2为本发明互连线示意图。

图3为本发明根据互连规律生成的互连资源文件示例图。

图4为展开式设计SWB方位图。

图5为本发明所提层次化设计命名示意图。

图6为本发明通过解析电路得到的互连资源文件示例图。

具体实施方式

下面结合附图和实施方式，对本发明所提的快速验证FPGA互连线连接正确的方法进行详细描述。

如图1所示，为本发明所提验证方法的整体流程图，从图中可以看出，本发明所提快速验证FPGA互连线连接正确的方法主要从两个方面出发，一是根据互连规律和所设计芯片的ARCH文件信息，生成互连资源文件，作为GOLDEN模型，二是对设计好的芯片网表进行解析，得到实际电路对应的互连资源文件，将得到的互连资源文件与GOLDEN模型文件进行比对，即可实现对实际设计电路的互连正确性的验证。

要想得到互连资源GOLDEN文件，需要提供ARCH文件和互连规律。ARCH文件一般提供FPGA芯片中SWB的行数和列数信息，SWB在FPGA中二维分布，提供行数和列数信息，即可得到整个FPGA芯片中所有的SWB位置信息。在FPGA中互连线的方向名字一般由4部分组成，分别为:

1、方向：FPGA中互连线的方向采用与地图方向一样的定义，既上北(N)下南(S)，左西(W)右东(E)。

2、跨度：跨度指互连线所跨越CLC的个数，一般有2、5和6，通常叫做2倍线、5倍线和6倍线。有时还有长线(跨度为18、24等)。

3、位置：通常一根互连线包括起点(SRC)和终点(DST)，起点为驱动点。有些互连线还包括中间点，是在起点和终点间的一个抽头，可以更灵活，通常称为中点(MID)，这里“中点”并不是严格意义上的中点，对于5倍线来说，中点一般是在离起点跨度为3的地方。

4、编号：通常FPGA中一类互连线有很多根，为了区别开来，对线进行编号。

图2所示为常见互连线的示意图，根据互连线的名字可以很容易得到互连规律。有了芯片的ARCH信息和互连规律，即可设计互连资源生成程序，得到理想的互连资源文件，即互连GOLDEN文件，得到的GOLDEN文件内容如图3所示。

SWB在整个FPGA芯片中均匀分布，如图4所示，每一个SWB都有唯一的名字，可以标示其所在的行和列信息。如果在设计FPGA芯片时采用展开式的设计，每一个SWB的名字都可以采用绝对坐标来进行命名，这样可以很容易的根据网表信息，提取出整个芯片中的互连信息。但是随着FPGA芯片的规模越来越大，展开式的设计已不适用，当前，主要采用层次化的电路设计，相对于展开式设计，层次化设计具有可复用性，可大大缩小电路文件的大小，同时提高设计速度，缩短设计周期。采用层次化的设计，需要对电路各个层次模块采取有意义的名称，保证能够解析得到每个SWB的绝对坐标。本发明所提方法采用如图5所示的层次化命名，每个模块的名称中都包含坐标信息，该坐标信息是相对于本层次的相对坐标信息，根据各个相对坐标信息，代入相应的绝对坐标求解公式，即可得到每个SWB的绝对坐标信息。通过网表解析程序即可得到设计FPGA中所包含的所有互连资源文件，其内容如图6所示，每个SWB的名字以SWB开头，附带坐标信息。对上述所生成的两个互连资源文件进行比对，即可发现设计中存在的问题。如果设计中存在互连线开路现象，则通过设计解析得到的互连资源文件中存在不完全的互连线，丢失了开路后的结点。如果设计中存在互连线短路现象，则通过设计解析得到的互连资源文件中存在加长的互连线，相对于正常的互连线，多出了结点信息。

本发明所提快速验证FPGA互连线连接正确的方法已经在实际工作中应用实现，通过实验，该方法可以有效的检查出电路设计过程中导致的互连线短路和开路现象。该方法具有速度快，覆盖率高的优点，可以快速有效的发现FPGA设计前期所导致的互连线连接错误，提高FPGA产品开发速度，缩短整个设计周期，具有重要的参考和实用价值。

Claims (2)

1.一种快速验证FPGA互连线连接正确的方法，其特征在于具体步骤如下：

(1)根据互连线规格说明，设计互连资源生成程序，可以根据互连规则和FPGA的ARCH文件，生成FPGA芯片的全部互连资源，互连资源以文本的格式存在。这里的ARCH文件是指FPGA芯片中所包含SWB的行数和列数信息，据此可以生成不同规模FPGA的互连资源；

(2)在整个芯片的原理图设计阶段，对电路中的每个INSTANCE命名采用规律的命名方式，每个SWB都有唯一的名字，名字包括坐标信息。将设计好的电路总图导出网表，设计网表解析工具，对网表进行解析，得到实际设计电路的互连资源；

(3)将上述两个步骤所生成的互连资源文件进行对比，可发现电路设计过程中互连存在的错误，保证整个FPGA芯片电路原理图的互连正确。

2.根据权利1所述的原理图设计阶段INSTANCE命名，适用于层次化的设计，加快设计速度。根据INSTANCE名称中的相对坐标信息可以得到所有SWB的绝对坐标信息，从而得到整个芯片的互连资源。

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