CN110853576A - 显示基板和显示装置 - Google Patents

Abstract

本发明提供了一种显示基板，包括显示区，显示区中设置有多条数据线和多行像素电路，像素电路包括存储电容和驱动晶体管，显示基板还包括与数据线绝缘间隔的导电部，数据线与导电部形成寄生电容；像素电路在预写入阶段响应于预扫描信号，将寄生电容存储的预写入电压写入驱动晶体管的栅极；在目标数据写入阶段响应于目标扫描信号，将寄生电容存储的目标写入电压写入驱动晶体管的栅极，其中，显示基板还包括电容补偿模块，电容补偿模块配置为至少在一行像素电路的目标数据写入阶段，对数据线进行电容补偿。本发明还提供了一种显示装置。本发明可以改善显示区中末尾行像素单元显示不均的问题。

Description

显示基板和显示装置

技术领域

本发明涉及显示技术领域，具体涉及一种显示基板和显示装置。

背景技术

目前，有机发光二极管(Organic Light-Emitting Diode，OLED)显示基板与 传统的液晶显示基板(Liquid Crystal Display，LCD)相比，具有自发光、广色 域、高对比度、轻薄等优点，目前已广泛应用在智能手机、穿戴设备、笔记本 电脑、电视、虚拟现实设备(Virtual Reality，VR)等诸多设备上。

目前，有机发光二极管显示基板的一种驱动方法为：向第n行像素单元中 的像素电路写入用于显示的目标写入电压时，还向第n+2和第n+4行像素单元 中的像素电路写入预写入电压，使第n+2行和第n+4行像素单元中的像素电路 中的驱动晶体管提前导通，以改善驱动晶体管的磁滞效应，有利于在向第n+2 行和第n+4行像素电路写入目标写入电压时，实现快速响应。其中，n≤N-4，N 为像素单元的总行数。

然而，采用上述方式驱动像素单元进行显示时，在末尾几行的像素电路写 入的电压偏大，导致末尾几行的像素单元与其他行的像素单元存在灰阶差异， 且越靠近最后一行，差异越明显。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种显示基 板和显示装置。

为了实现上述目的，本发明提供一种显示基板，包括显示区，所述显示区 中设置有多条数据线和多行像素电路，所述像素电路包括存储电容和驱动晶体 管，所述存储电容连接在所述驱动晶体管的栅极与第一电源端之间，所述像素 电路与所述数据线电连接，所述显示基板还包括与所述数据线绝缘间隔的导电 部，所述数据线与所述导电部形成寄生电容；所述像素电路配置为：在预写入 阶段响应于预扫描信号，将所述寄生电容存储的预写入电压写入所述驱动晶体 管的栅极；在目标数据写入阶段响应于目标扫描信号，将所述寄生电容存储的 目标写入电压写入所述驱动晶体管的栅极，

所述显示基板还包括电容补偿模块，所述电容补偿模块配置为至少在一行 像素电路的目标数据写入阶段，对所述数据线进行电容补偿。

可选地，所述显示基板还包括位于所述显示区一侧的非显示区；

所述非显示区中设置有多行所述像素电路，所述非显示区中的多行所述像 素电路构成所述电容补偿模块。

可选地，所述显示基板还包括栅极驱动电路，所述栅极驱动电路配置为： 沿从所述显示区到所述非显示区的方向，向所述显示区和所述非显示区中的多 行所述像素电路依次提供所述目标扫描信号；并且，在向第n行所述像素电路 提供所述目标扫描信号的同时，还向第n行之后的i行提供所述预扫描信号；

其中，n为大于0的整数，且不大于显示区中所述像素电路的行数；i为预 设的大于0的整数；所述非显示区中的所述像素电路的行数大于i。

可选地，所述非显示区设置有至少4行所述像素电路；

所述栅极驱动电路在向第n行所述像素电路提供所述目标扫描信号的同时， 还向第n+2行和第n+4行所述像素电路提供所述预扫描信号。

可选地，所述驱动晶体管的第一极与所述第一电源端电连接，每个所述像 素电路均还包括：

写入模块，配置为响应于所述预扫描信号和所述目标扫描信号中的任意一 者，将所述数据线与所述驱动晶体管的第一极导通；

阈值补偿模块，配置为响应于所述预扫描信号和所述目标扫描信号中的任 意一者，将所述驱动晶体管的栅极与第一极导通；

所述显示区划分为多个像素单元，每个所述像素单元中设置有所述像素电 路、发光控制模块和发光单元，所述发光控制模块配置为在发光控制阶段响应 于发光控制信号，将所述驱动晶体管的第二极与所述像素单元中的发光单元导 通。

可选地，所述电容补偿模块包括：补偿电容，所述补偿电容的一端与所述 数据线电连接，另一端与第二电源端电连接；

所述补偿电容和所述寄生电容的电容值之和至少为所述存储电容的电容值 的100倍。

可选地，每条数据线连接多个，与同一条所述数据线电连接的所述补偿电 容的电容值之和至少为所述存储电容的电容值的100倍。

可选地，所述显示基板的多条所述数据线分为多个数据线组，每个数据线 组包括至少三条数据线，所述显示基板还包括与多个所述数据线组一一对应的 多个数据选择器，所述数据选择器配置为在每个行扫描周期，将其输入端依次 与相应数据线组中的每条所述数据线导通，以依次对每条所述数据线对应的寄 生电容充电。

可选地，所述数据选择器包括连接在其输入端与相应数据线组中的每条所 述数据线之间的选通晶体管，所述选通晶体管的第一极与所述数据选择器的输 入端电连接，所述选通晶体管的第二极与所述数据线电连接。

相应地，本发明还提供一种显示装置，包括上述的显示基板。

附图说明

附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下 面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图 中：

图1a为相关技术中显示基板的局部示意图；

图1b为相关技术中像素电路和发光单元的结构示意图；

图1c为图1a的像素电路的各信号端的时序示意图之一；

图1d为图1a的像素电路的各信号端的时序示意图之二；

图1e为图1a中多行像素电路的驱动时序图；

图2为本发明实施例提供的显示基板的结构示意图；

图3为本发明实施例提供的像素电路的结构示意图；

图4为本发明实施例中像素单元中的像素电路及发光控制模块、发光单元 的结构示意图；

图5为本发明实施例提供的数据选择器的示意图；

图6为本发明实施例提供的电容补偿模块第一种实现方式的布局示意图；

图7为本发明实施例提供的电容补偿模块的第一种实现方式的结构示意图；

图8为本发明实施例提供的电容补偿模块的时序图；

图9为本发明实施例提供的电容补偿模块的第二种实现方式的结构示意图。

其中，附图标记包括：

1、像素电路；11、写入模块；12、阈值补偿模块；2、发光单元；3、发光 控制模块；4、数据选择器；5、电容补偿模块；6、栅极驱动电路。

具体实施方式

以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此 处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。

图1a为相关技术中显示基板的局部示意图，图1b为相关技术中像素电路 和发光单元的结构示意图，图1c为图1a的像素电路的各信号端的时序示意图之 一，图1d为图1a的像素电路的各信号端的时序示意图之二，图1e为图1a中多 行像素电路的驱动时序图。结合图1a至图1e所示，每个像素单元3中设置有像 素电路，数据线Data与显示基板上的其他导电结构形成寄生电容。利用数据选 择器(其包括图1a中的选通晶体管Tm1、Tm2、Tm3)可以在不同时刻将数据 信号输入端Source分别提供给不同的数据线Data，从而可以减小Source端的走 线空间。对显示基板进行驱动时，以其中一行像素电路为例，在复位阶段，为 该行像素电路的复位端Reset(图1a和图1b中未示出)提供复位控制信号；之 后，依次为选通端Mux1、Mux2、Mux3提供有效信号，从而使得数据选择器的 选通晶体管Tm1、Tm2、Tm3依次开启，当选通晶体管Tm1开启时，数据信号 输入端Source的信号存储至选通晶体管Tm1连接的数据线所对应的寄生电容 C1，当选通晶体管Tm2开启时，数据信号输入端Source的信号存储至选通晶体 管Tm2连接的数据线所对应的寄生电容C1，当选通晶体管Tm3开启时，数据信号输入端Source的信号存储至选通晶体管Tm4连接的数据线所对应的寄生电 容C1。在数据写入阶段，为像素电路的扫描端Gate提供扫描信号，从而使得寄 生电容C1中存储的电压写入驱动晶体管Td的栅极。在发光控制阶段，为像素 单元的发光控制端EM提供发光控制信号，从而使发光控制晶体管T3开启，进 而驱动发光单元发光。

在实际工艺中，由于工艺限制导致驱动晶体管Td发生磁滞效应，从而会引 起其阈值电压发生漂移，故在一些实施例中，如图1d所示，每行像素电路1的 工作阶段包括多次复位阶段、多次预写入阶段和目标数据写入阶段，在每次复 位阶段，为像素电路1提供复位信号，对驱动晶体管Td的栅极进行复位；在预 写入阶段，为像素电路1提供预扫描信号，从而向驱动晶体管Td的栅极提供预 写入电压；在目标写入阶段，为像素电路1的扫描端Gate提供目标扫描信号， 从而向驱动晶体管Td的栅极提供目标写入电压。其中，对于多行像素单元而言， 当第n行像素电路1处于目标数据写入阶段(即，向第n行像素电路1提供目 标扫描信号)时，第n+2行、第n+4行像素电路1处于预写入阶段(即，向第 n+2行、第n+4行像素电路提供预扫描信号)。例如，假设n为倒数第5行像素 电路，如图1e所示，当第n行像素电路1处于目标数据写入阶段时(图1e中左 侧虚线框，即，向第n行像素电路1提供目标扫描信号时)，使寄生电容C1存 储中的电压写入第n行像素电路1的驱动晶体管Td的栅极。同时，向第n+2行 和第n+4行像素电路1的扫描端提供预扫描信号，寄生电容C1存储的电压写入 第n+2行和第n+4行像素电路1的驱动晶体管Td的栅极。此时，在每条数据线 Data上，相当于有三个存储电容C2并联后与寄生电容C1分压，因此写入第n 行像素电路1中驱动晶体管Td栅极的电压

其中，Cdata 为寄生电容C1的电容值，Vdata为寄生电容C1存储的电压值，Vth为驱动晶体 管Td的阈值电压值，Cst为存储电容C2的电容值。当第n+2行处于目标数据 写入阶段时(图1e中间虚线框，即，向第n+2行像素电路提供目标扫描信号时)， 寄生电容C1存储的电压写入第n+2行像素电路1的驱动晶体管Td的栅极。同 时，第n+4行像素电路1接收到预扫描信号，使寄生电容C1存储的电压写入第 n+4行像素电路1的驱动晶体管Td的栅极。此时，相当于有两个存储电容C2 并联后与寄生电容C1进行分压，写入第n+2行像素电路1中驱动晶体管Td栅 极的电压

同理，当第n+4行像素电路处于目标数据写入 阶段时，只有一个存储电容C2与寄生电容C1分压，此时，写入第n+4行像素 电路中驱动晶体管Td栅极的电压

可见，对于显示基板的 最后几行像素电路1，其驱动晶体管Td的栅极在目标数据写入阶段写入的电压 并不相同，这样将导致显示基板的最后几行像素单元与其他区域的显示不一致

图2为本发明实施例提供的显示基板的结构示意图，如图2所示，显示基 板包括显示区1，显示区1中设置有多条数据线Data和多行像素电路1，图3 为本发明实施例提供的像素电路的结构示意图，如图3所示，像素电路1包括 存储电容C2和驱动晶体管Td，存储电容C2连接在驱动晶体管Td的栅极与第 一电源端V1之间，第一电源端V1可以为高电平电源端。像素电路1与数据线 Data电连接，显示基板还包括与数据线Data绝缘间隔的导电部，数据线Data 与导电部形成寄生电容。像素电路1配置为：在预写入阶段响应于预扫描信号， 将寄生电容存储的预写入电压写入驱动晶体管Td的栅极。在目标数据写入阶段 响应于目标扫描信号，将寄生电容存储的目标写入电压写入驱动晶体管Td的栅 极，其中，显示基板还包括电容补偿模块5，电容补偿模块5配置为至少在一行 像素电路1的目标数据写入阶段，对数据线Data进行电容补偿，从而使得在显 示区AA中任意两行像素电路1的目标数据写入阶段，同一条数据线所电连接 的电容之和保持一致。

在本发明实施例中，像素电路1的工作阶段包括复位阶段、预写入阶段、 目标数据写入阶段，其中，在预写入阶段，响应于预扫描信号，将寄生电容存 储的预写入电压写入驱动晶体管Td的栅极。在目标数据写入阶段响应于目标扫 描信号，将寄生电容存储的目标写入电压写入驱动晶体管Td的栅极。需要说明 的是，与数据线Data绝缘间隔的导电部可以是指显示基板中具有导电性的材料 层和/或导线等，在数据线Data接收到像素电压信号后，数据线Data与导电部 之间形成压差进而产生寄生电容C1。本发明实施例可以利用该寄生电容C1存 储电压，并在像素电路1的预写入阶段，将寄生电容C1所存储的电压作为预写 入电压输出至像素电路1；在像素电路1的目标数据写入阶段，将寄生电容C1 所存储的电压作为目标写入电压输出至像素电路1。

目标写入电压可以是指用于驱动与像素电路1电连接的发光单元达到目标 亮度的电压，预写入电压可以是指用于使驱动晶体管Td在进入目标数据写入阶 段之前导通(改善驱动晶体管Td的磁滞效应)的电压。可以理解的是，在本发 明实施例中，预写入电压和目标写入电压仅仅是根据该电压功能的不同而进行 的划分，在实际应用过程中，由于在一个行扫描周期中，多行像素电路1同时 与数据线Data导通，因此，第一行像素电路1接收的目标写入电压和其他行像 素电路1接收的预写入电压的大小可以相同。目标扫描信号和预扫描信号均可 以包括驱动电压信号，驱动电压信号可以用于使与驱动晶体管Td电连接的写入 晶体管和阈值补偿晶体管导通，从而使目标写入电压或预写入电压可以写入驱 动晶体管Td的栅极。

在本发明实施例中，通过电容补偿模块5至少在一行像素电路1的目标数 据写入阶段对数据线Data进行电容补偿，具体可以是对同时与同一条数据线 Data导通的存储电容C2进行补偿，也可以是直接对寄生电容C1进行补偿，使 在显示区AA中的任意两行像素电路1的目标数据写入阶段时，与同一条数据 线Data导通的存储电容C2之和与寄生电容C1的比值保持大小一致，由此改善 末尾几行的像素电路1的存储电容C2写入的电压偏大的问题，进而使得显示区 中不同行像素单元所在位置的显示更均一。

需要说明的是，在本发明实施例中，大小一致具体可以是指大小相同或大 小基本相同。

需要说明的是，在本发明实施例中，是以第n行像素电路1处于目标数据 写入阶段时，第n+2行和第n+4行像素电路处于预写入阶段的为例进行说明， 在其他实施例中，也可以使得在第n行像素电路1处于目标数据写入阶段时， 其他行(例如，第n+2行、第n+4行和第n+6行)像素电路处于预写入阶段。

下面结合附图对本发明实施例提供的显示基板进行详细地解释说明，具体 地，显示基板的多条数据线Data分为多个数据线组，每个数据线组包括至少三 条数据线Data，显示基板还包括与多个数据线组一一对应的多个数据选择器， 图4为本发明实施例提供的数据选择器的示意图，如图4所示，数据选择器4 的输入端与数据信号输入端Source电连接，数据选择器4配置为在每个行扫描 周期，将数据信号输入端Source依次与相应数据线组中的每条数据线Data导通， 以依次对每条数据线Data对应的寄生电容C1充电。进一步地，数据选择器4 包括连接在其输入端与相应数据线组中的每条数据线Data之间的选通晶体管Tm1～Tm3，选通晶体管Tm1～Tm3的第一极与数据选择器4的输入端电连接， 选通晶体管的第二极与数据线Data电连接。

显示区AA划分为多个像素单元，每个像素单元中设置有像素电路1，图5 为本发明实施例中像素单元中的像素电路及发光控制模块、发光单元的结构示 意图，如图5所示，驱动晶体管Td的第一极与第一电源端V1电连接，每个像 素电路1均还包括：写入模块11，配置为响应于预扫描信号和目标扫描信号中 的任意一者，将数据线Data与驱动晶体管Td的第一极导通。阈值补偿模块12， 配置为响应于预扫描信号和目标扫描信号中的任意一者，将驱动晶体管Td的栅 极与第一极导通。写入模块11包括写入晶体管T1，阈值补偿模块12包括补偿 晶体管T2。

显示区的每个像素单元中还设置有发光控制模块3和发光单元2，发光控制 模块3配置为在发光控制阶段响应于发光控制信号，将驱动晶体管Td的第二极 与像素单元中的发光单元2导通。发光控制模块3包括发光控制晶体管T3。

具体地，写入晶体管T1的第一极与数据线Data电连接，写入晶体管T1的 第二极与驱动晶体管Td的第一极电连接，驱动晶体管Td的第二极与补偿晶体 管T2的第一极和发光控制晶体管T3的第一极电连接，补偿晶体管T2的第二极 与驱动晶体管Td的栅极电连接。发光控制晶体管T3的栅极与发光控制端EM 电连接，发光控制晶体管T3的第二极与发光单元2的第一端电连接，发光控制 晶体管T3的第一极与驱动晶体管Td的第二极电连接。写入晶体管T1的栅极和 补偿晶体管T2的栅极均与栅线电连接。存储电容C2的一端与驱动晶体管Td的栅极电连接，存储电容C2的另一端与第一电源端V1电连接。

图6为本发明实施例提供的电容补偿模块第一种实现方式的布局示意图， 图7为本发明实施例提供的电容补偿模块的第一种实现方式的结构示意图，图8 为本发明实施例提供的电容补偿模块的第一种实现方式的时序图，下面结合图6 至图8对本发明实施例的电容补偿模块5的第一种实现方式进行解释说明，具 体地，显示基板还包括位于显示区AA一侧的非显示区。非显示区中设置有多 行像素电路1，非显示区中的多行像素电路1构成电容补偿模块5。需要说明的 是，在图7中，显示区AA中的像素单元中仅示意出图3所示的像素电路1，而 显示区AA的像素单元中还设置有发光控制模块和发光单元，二者与像素电路1的连接关系参见图4，在图7中不再示意。采用该种结构的电路补偿模块5，其 可以在显示区AA中末尾几行像素电路1处于目标数据写入阶段时，使位于非 显示区NA中的至少一行像素电路1处于预写入阶段，即，使该行像素电路1 接收预扫描信号，并响应于预扫描信号，将寄生电容C1存储的预写入电压写入 驱动晶体管Td的栅极，从而使非显示区NA中的至少一行像素电路1的存储电 容C2与数据线Data导通，使在一个扫描周期内，显示区AA中任意一行像素 电路1处于目标数据写入阶段时，与同一条数据线Data导通的存储电容C2之 和均相同，从而使与同一条数据线Data导通的存储电容C2之和与寄生电容C1 的比值大小保持一致。需要说明的是，由于位于非显示区NA中的像素电路1 是用于电容补偿，因此，在非显示区NA中的像素电路可以不连接发光控制模 块或发光单元。

在一些具体实施例中，显示基板还包括栅极驱动电路6，栅极驱动电路6配 置为：沿从显示区AA到非显示区NA的方向(图9中所示扫描方向)，向显示 区AA和非显示区NA中的多行像素电路1依次提供目标扫描信号。并且，在向 第n行像素电路1提供目标扫描信号的同时，还向第n行之后的i行提供预扫描 信号。其中，n为大于0的整数，且不大于显示区AA中像素电路的行数。i为 预设的大于0的整数。非显示区NA中的像素电路的行数大于i。其中，i可以 根据每个像素电路1所需的预写入阶段的数量确定，例如，当预写入阶段为2 个时，i可以是2。此时，非显示区NA设置至少4行像素电路1。栅极驱动电 路6在向第n行像素电路提供目标扫描信号的同时，还向第n+2行和第n+4行 像素电路提供预扫描信号。

具体地，栅极驱动电路6可以为单边驱动或双边驱动，在此不做限制。栅 极驱动电路6可以通过多行栅线依次向显示区AA和非显示区NA中的多行像素 电路1提供目标扫描信号。举例而言，设n为显示区1显示区AA中倒数第5 行像素电路1，当第n行像素电路1处于目标数据写入阶段时(图8中左侧虚线 框)，第n+2行(显示区AA中倒数第3行)像素电路1和第n+4行(显示区 AA中最后1行)像素电路1的存储电容C2与数据线Data导通，此时，写入第 n行像素电路1的存储电容C2的电压当第n+2行像素电 路1处于目标数据写入阶段时(图8中中间虚线框)，第n+4行像素电路1和第 n+6行(非显示区NA中的第二行)的存储电容C2与数据线Data导通，此时， 写入第n+2行像素电路1的存储电容C2的电压

与写入第 n行像素电路1的存储电容C2的电压相同。当第n+4行像素电路1处于目标数 据写入阶段时(图8中右侧虚线框)，第n+6行像素电路1和第n+8行(非显示 区NA中的第四行)的存储电容C2与数据线Data导通，此时，写入第n+4行 像素电路1的存储电容C2的电压

与显示区AA中其他行 像素电路1中的存储电容C2写入电压相同。同理，奇数行的电压写入过程相同， 在此不再赘述。

图9为本发明实施例提供的电容补偿模块的第二种实现方式的结构示意图 下面结合图9对本发明实施例的电容补偿模块5的第二种实现方式进行解释说 明。参见上述的电压计算公式

可以得到，在本发明实施 例中，还可以使数据线的寄生电容C1远远大于存储电容C2，使在计算写入电 压时存储电容C2的因素可以忽略不计，从而在任意两行像素单元的目标扫描阶 段，与同一条数据线Data导通的存储电容C2之和与寄生电容C1的比值大小保 持一致，此时的大小一致可以是指基本一致。

具体地，电容补偿模块5包括：补偿电容C3，补偿电容的一端与数据线Data 电连接，另一端与第二电源端V2电连接(第二电源端V2可以为高电平信号端， 也可以为低电平信号端)。补偿电容C3和数据线Data的寄生电容C1的电容值 之和至少为存储电容C2的电容值的100倍。进一步地，与同一条数据线Data 电连接的补偿电容C3的电容值之和至少为存储电容C2的电容值的100倍。在 本发明实施例中，由于采用第二种结构的电容补偿模块5无需与栅极驱动电路8 电连接，因此，采用第二种结构的电容补偿模块5可以设置在除显示区之外的 任意位置。

需要说明的是，在本发明实施例中，以各晶体管均为P型晶体管为例进行 说明，此时，在驱动时序中，预扫描信号、目标扫描信号、复位信号、发光控 制信号均为低电平信号。当然，各晶体管也可以为N型晶体管，此时，预扫描 信号、目标扫描信号、复位信号、发光控制信号均为高电平信号。

本发明实施例还提供一种显示装置，其中，包括上述的显示基板。该显示 装置可以为电视、手机、电脑、平板电脑、掌上终端等电子设备。

由于显示基板中设置有电容补偿模块，使得显示基板的显示区中最后几行 像素单元与其他位置的显示效果一致，提高了显示均一性，从而改善了显示装 置的显示效果。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例 性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言， 在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型 和改进也视为本发明的保护范围。

Claims (10)

1.一种显示基板，包括显示区，所述显示区中设置有多条数据线和多行像素电路，所述像素电路包括存储电容和驱动晶体管，所述存储电容连接在所述驱动晶体管的栅极与第一电源端之间，所述像素电路与所述数据线电连接，所述显示基板还包括与所述数据线绝缘间隔的导电部，所述数据线与所述导电部形成寄生电容；所述像素电路配置为：在预写入阶段响应于预扫描信号，将所述寄生电容存储的预写入电压写入所述驱动晶体管的栅极；在目标数据写入阶段响应于目标扫描信号，将所述寄生电容存储的目标写入电压写入所述驱动晶体管的栅极，其特征在于，

所述显示基板还包括电容补偿模块，所述电容补偿模块配置为至少在一行像素电路的目标数据写入阶段，对所述数据线进行电容补偿。

2.根据权利要求1所述的显示基板，其特征在于，所述显示基板还包括位于所述显示区一侧的非显示区；

所述非显示区中设置有多行所述像素电路，所述非显示区中的多行所述像素电路构成所述电容补偿模块。

3.根据权利要求2所述的显示基板，其特征在于，所述显示基板还包括栅极驱动电路，所述栅极驱动电路配置为：沿从所述显示区到所述非显示区的方向，向所述显示区和所述非显示区中的多行所述像素电路依次提供所述目标扫描信号；并且，在向第n行所述像素电路提供所述目标扫描信号的同时，还向第n行之后的i行提供所述预扫描信号；

其中，n为大于0的整数，且不大于显示区中所述像素电路的行数；i为预设的大于0的整数；所述非显示区中的所述像素电路的行数大于i。

4.根据权利要求3所述的显示基板，其特征在于，所述非显示区设置有至少4行所述像素电路；

所述栅极驱动电路在向第n行所述像素电路提供所述目标扫描信号的同时，还向第n+2行和第n+4行所述像素电路提供所述预扫描信号。

5.根据权利要求1所述的显示基板，其特征在于，所述驱动晶体管的第一极与所述第一电源端电连接，每个所述像素电路均还包括：

写入模块，配置为响应于所述预扫描信号和所述目标扫描信号中的任意一者，将所述数据线与所述驱动晶体管的第一极导通；

阈值补偿模块，配置为响应于所述预扫描信号和所述目标扫描信号中的任意一者，将所述驱动晶体管的栅极与第一极导通；

所述显示区划分为多个像素单元，每个所述像素单元中设置有所述像素电路、发光控制模块和发光单元，所述发光控制模块配置为在发光控制阶段响应于发光控制信号，将所述驱动晶体管的第二极与所述像素单元中的发光单元导通。

6.根据权利要求1所述的显示基板，其特征在于，所述电容补偿模块包括：补偿电容，所述补偿电容的一端与所述数据线电连接，另一端与第二电源端电连接；

所述补偿电容和所述寄生电容的电容值之和至少为所述存储电容的电容值的100倍。

7.根据权利要求6所述的显示基板，其特征在于，每条数据线连接多个，与同一条所述数据线电连接的所述补偿电容的电容值之和至少为所述存储电容的电容值的100倍。

8.根据权利要求1至7中任一项所述的显示基板，其特征在于，所述显示基板的多条所述数据线分为多个数据线组，每个数据线组包括至少三条数据线，所述显示基板还包括与多个所述数据线组一一对应的多个数据选择器，所述数据选择器配置为在每个行扫描周期，将其输入端依次与相应数据线组中的每条所述数据线导通，以依次对每条所述数据线对应的寄生电容充电。

9.根据权利要求8所述的显示基板，其特征在于，所述数据选择器包括连接在其输入端与相应数据线组中的每条所述数据线之间的选通晶体管，所述选通晶体管的第一极与所述数据选择器的输入端电连接，所述选通晶体管的第二极与所述数据线电连接。

10.一种显示装置，其特征在于，包括权利要求1至9中任一项所述的显示基板。

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