CN110851374B - 预比对***及预比对方法 - Google Patents

Abstract

一种预比对方法包括：接收一初始地址；根据该初始地址而逐渐增加一目前地址；对该目前地址增加一偏差值，以取得一比对地址；比较该比对地址与至少一缺陷地址，以产生一命中参数；产生相关于该比对地址的一冗余地址；以及依据该命中参数设定一Y方向地址为该目前地址或该冗余地址，该Y方向地址相关于对该存储器阵列的存取。

Description

预比对***及预比对方法

技术领域

本发明是有关于一种预比对***及预比对方法。特别是有关于一种应用于NAND闪存的预比对***及预比对方法。

背景技术

近年来，由于海量数据与非易失性数据的普及，使得NAND闪存被广泛地应用。此外，海量数据使得NAND闪存需适用于记忆卡、通用串行总线(Universal Serial Bus，USB)闪存驱动器及行动装置中的储存装置。为了扩大优势，制造闪存单元时，通过复杂的设备生产过程使其制作得尽可能缩小，若没有冗余机制及错误校正码(Error Correction Code，ECC)则会使得芯片产量难以维持。

随着科技及技术的进步，处理器被要求能运行更复杂的计算，此代表处理器需要存储器容量且数据吞吐量可能会急剧增加。为了与此趋势接轨，双倍数据速率(DoubleData Rate，DDR)的输入/输出接口为一热门的选择，用以达到高数据传输速度。然而对于地址替换方法，是几乎不可能在一短暂存取数据时间存储器取数据，此短暂存取数据时间包含内部数据传输时间及行修复时间(column repair time)。

基于前述原因，如何减少NAND存储器的传输时间，已成为业界亟待解决的问题之一。

发明内容

本发明一实施例提出一种预比对***，包括：一存储器阵列；一输入输出电路，用以接收一初始地址；一地址计数器，耦合至该输入输出电路，用以根据该初始地址而逐渐增加一目前地址；一加法器，耦合至该地址计数器，用以对该目前地址增加一偏差值，以取得一比对地址；一映射表，用以储存至少一缺陷地址；一映射电路，耦合至该映射表与该加法器，用以比较该比对地址与该映射表所储存的该至少一缺陷地址，以产生一命中参数，并产生相关于该比对地址的一冗余地址；一第一缓存器，耦合至该映射电路，用以储存该命中参数；一第二缓存器，耦合至该映射电路，用以储存该冗余地址；以及一多路选择器，耦合至该第一与该第二缓存器，用以依据存于该第一缓存器内的该命中参数设定一Y方向地址为该目前地址或该冗余地址，该Y方向地址相关于对该存储器阵列的存取。

本发明另一实施例提出一种预比对方法，包括：接收一初始地址；根据该初始地址而逐渐增加一目前地址；对该目前地址增加一偏差值，以取得一比对地址；比较该比对地址与至少一缺陷地址，以产生一命中参数；产生相关于该比对地址的一冗余地址；以及依据该命中参数设定一Y方向地址为该目前地址或该冗余地址，该Y方向地址相关于对一存储器阵列的存取。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图详细说明如下：

附图说明

图1为根据本案一实施例绘示的NAND闪存的冗余结构的示意图。

图2为根据本案一实施例绘示的预比对方法的示意图。

图3为根据本案一实施例绘示的预比对***的示意图。

图4A～4B为根据本案一实施例绘示的Y方向修复分析方法的流程图。

图5为可被应用于图3的预比对***的操作时序的示意图。

图6为根据本案一实施例绘示的预比对***的示意图。

图7为图6的预比对***的操作时序的示意图。

【符号说明】

100：NAND闪存的冗余结构

RA：冗余阵列

NA：正常阵列

NB：正常区块

NS：备用区块

C1、C1’：行

RS：冗余区块

RB：冗余区块

210～260：步骤

300：预比对***

PGB：页缓冲区

RPR：冗余缓冲区

NCH：正常高速存储器

RCH：冗余高速存储器

XC：X方向控制信号

29：列控制电路

23：修复分析电路

FY：对应结果

15：映射电路

16：映射表

17：第一缓存器

HT、HT’：命中参数

RY、RY’：冗余地址

19：第二缓存器

PM：预比对选择信号

11、21：多路选择器

25：地址计数器

YI：初始地址

CA：目前地址

MA：比对地址

XA：X方向地址

SX：地址信号

SY：地址信号

YA：Y方向地址

YC：Y方向控制信号

IND、OTD：数据信号

27：行控制电路

10：输入输出电路

401-415：步骤

wt：等待时间

t1～t4：时间间隔

TL：时间轴存取器

CDFF、CIO：频率周期

DTIO：数据输出/输入

MEL：存储器负载信号

F1～F8：晶体管

65a～65d：映射电路

66a～66d：映射表

67a～67d：命中旗标缓存器

69a～69d：冗余地址缓存器

600：预比对***

74：行控制电路

51、61、7l、81：功能多路选择器

70：地址多路选择器

75：地址计数器

53、63、73、83：加法器

MA0-MA3：比对地址

i1：时间间隔

CLC：频率周期

具体实施方式

本说明书的技术用语参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释以本说明书的说明或定义为准。本揭露的各个实施例分别具有一或多个技术特征。在可能实施的前提下，本技术领域具有通常知识者可选择性地实施任一实施例中部分或全部的技术特征，或者选择性地将这些实施例中部分或全部的技术特征加以组合。

请参阅图1，图1为根据本案一实施例绘示的NAND闪存的冗余结构100的示意图。NAND闪存的冗余结构100包含一正常阵列(normal array)NA及一冗余阵列(redundancyarray)RA。正常阵列NA可用以储存正常数据，且冗余阵列RA可用以储存冗余数据。正常阵列NA包含一或多个正常区块NB及一或多个备用区块NS，且冗余阵列RA包含一或多个冗余区块RB及一或多个备用冗余区块RS。于一实施例中，冗余功能由正常区块NB、备用区块NS、冗余区块RB及备用冗余区块RS所构成。冗余功能包括X方向冗余及Y方向冗余。X方向冗余是由备用区块NS及备用冗余区块RS所构成，且备用区块NS及备用冗余区块RS可用以分别替换正常区块NB及冗余区块RB中的坏损区块。此外，冗余阵列RA用以作为Y方向冗余，冗余阵列RA包含一些备用行(column)，此些备用行可用以替换位于正常阵列NA中的坏损行(badcolumn)。

举例而言，行C1是冗余阵列RA的Y方向备用行，且当行C1’包含缺陷(亦即行C1’为坏损)时，行C1可以用以替代行C1’。

需要注意的是，本发明实施例的预比对***及预比对方法并不限制于NAND闪存的冗余结构100。本发明实施例的预比对***及预比对方法可应用至其他电路，改进数据访问时间，以与接口(例如，DDR接口)的传输速度接轨。预比对***及预比对方法于下述作进一步的说明。为使叙述便于理解，下述实施例以NAND闪存的冗余结构100为例作为说明。

请参阅图2～3，图2为根据本案一实施例绘示的预比对方法的示意图。图3为根据本案一实施例绘示的预比对***300的示意图。于一实施例中，预比对***300包含一存储器阵列10、一输入输出电路10、一地址计数器25、一加法器13、一映射电路(mappingcircuit)15、一映射表16、一第一缓存器17、一第二缓存器19及一多路选择器21。于一实施例中，存储器阵列10包括正常阵列NA、冗余阵列RA、页缓冲器PGB、正常高速NCH、冗余缓冲器RPR与冗余高速RCH。于一实施例中，第一缓存器17及第二缓存器19可以分别由D触发器(Dflip-flop，DFF)以实现之。于一实施例中，映射表16可为能储存数据的任何电路元件。例如，映射表16可由内容可寻址储存电路(content addressable memory(CAM)circuit)以实现之。其中，映射电路15可存取映射表16。

需注意的是，本发明实施例并不限于采用D触发器以实现第一缓存器17及第二缓存器19。本发明其他实施例可采用其他型态具有相同功能的缓存器。例如，缓存器17或19可以是一锁存器(latch)、一电容、一存储器单元或任何其他可储存数据的电路元件。为使方便叙述，本案实施例以D触发器作为第一缓存器17及第二缓存器19为例作说明。

于步骤210中，输入输出电路10接收初始地址。于一实施例中，输入输出电路10接收一请求指令并依据此请求指令以计算待存取的初始地址YI。举例而言，当请求指令需要存取位于正常阵列NA中的“addr[5]”至“addr[9]”的数据时，输入输出电路10取得初始地址YI为“addr[5]”。在底下，第一至第四地址代表在请求指令的存取顺序。例如，对于存取“addr[5]”至“addr[40]”的请求指令，第一地址为“addr[5]”，第二地址为“addr[6]”，第三地址为“addr[7]”等依此类推。

在步骤220中，地址计数器25根据初始地址YI来逐渐增加目前地址CA。在一实施例中，地址计数器25将目前地址CA的初始值设为初始地址YI，且每个周期将目前地址CA加1。例如，在第一周期时，目前地址CA等于第一地址，在第二周期时，目前地址CA等于第二地址，在第三周期时，目前地址CA等于第三地址，依此类推。地址计数器25将目前地址CA送至加法器13与多路选择器21。

在步骤230中，加法器13将偏差值OV加至目前地址CA，以产生比对地址MA。在一实施例中，偏差值OV为1。亦即，在依序存储器存取操作中，比对地址MA可代表要存取的下一地址。例如，加法器13可加1至目前地址CA(目前地址CA等于第一地址“addr[5]”)以产生比对地址MA(等于第二地址“addr[6]”)。本发明并不受限于此。偏差值OV可设为不同的整数值，将于其他实施例中说明之。

于一实施例中，预比对***300更包含一功能多路选择器11以提供偏差值OV。在第3图中，功能多路选择器11接收两个整数1与0以当成输入，且接收预比对选择信号PM为选择信号。在本案一实施例中，当致能预比对功能时，预比对选择信号PM设置为逻辑高准位，反之将预比对选择信号PM设置为逻辑低准位。

于步骤240，映射电路15将比对地址MA与映射表16中的至少一缺陷地址作比对，以产生一命中参数HT。

在步骤250中，映射电路15产生相关于比对地址MA的冗余地址RY。

于一实施例中，预比对***300更包含一修复分析电路23用以确认存储器阵列20中的一缺陷状态，藉此产生映射表16。因此，映射表16纪录至少一缺陷地址。缺陷地址代表存储器阵列20中的缺陷存储器单元的地址。

请参照图4A～4B，图4A～4B为根据本案一实施例绘示的Y方向修复分析方法的流程图。于一实施例中，Y方向修复分析方法可找到并修复存储器阵列20中的缺陷行(defectcolumn)。需要注意的是，本发明并不仅限于采用Y方向修复分析方法。Y方向修复分析方法在此用以提供一例子，以找到并修复NAND闪存的缺陷。

于步骤401中，映射电路15执行全域缺陷扫描(global defect screen)以找到缺陷行。例如，行(例如，图1中的行C1及C1’)涉及了，例如，位于阵列中(例如，图3中的正常阵列NA及冗余阵列RA)的多个存储器单元，设置于页缓冲***(例如，图3中的页缓冲PGB及冗余缓冲区RPR)中的几组感应电路，及位于一高速***(例如，图3中高速存储器NCH及冗余高速存储器RCH)中的高速存储器。多个行构成一个存储器宏(memory macro)。感应电路可用以辨识存储器单元中的数据。由感应电路所读出的数据可送至高速存储器。高速存储器可暂存所读出的数据，直到输入输出电路10读出数据。全域缺陷扫描可通过扫描每一行中的闪存单元、感测电路及高速电路，以确认缺陷状态。

于步骤402中，修复分析电路23确认当前检测区域(area)是否包含缺陷。若当前检测区域包含缺陷，则进入步骤403，否则，进入步骤405。于步骤403中，映射电路15确认Y方向冗余是否溢值(overflow)。若映射电路15确认Y方向冗余溢值，代表已经没有Y方向的剩余冗余可修复全域缺陷(例如，Y方向冗余空间已用完)，因此，如果步骤403为是，则进入步骤415。若映射电路15确认Y方向冗余没有溢值，则进入步骤404。

于步骤415中，由于此NAND闪存包含太多缺陷，因此修复分析电路23丢弃此NAND闪存。相反地，若Y方向冗余没有溢值，则修复分析电路23于步骤404中通过Y方向的冗余以修复全域缺陷。于步骤405中，修复分析电路23判断是否当前检测图案(pattern)为最后一个电路图案，若修复分析电路23判断当前检测图案为最后一个电路图案，则进入步骤407，否则，进入步骤406。于步骤406中，修复分析电路23检测下一个电路图案。

于步骤407中，修复分析电路23执行本地缺陷扫描(local defect screen)。此代表修复分析电路23找出当前检测区块的缺陷。于步骤408中，若检测到当前检测区块存在任何缺陷，则进入步骤409，否则，进入步骤411。于步骤409中，修复分析电路23确认Y方向冗余是否溢值(overflow)。若于步骤409中，映射电路15确认Y方向冗余溢值，代表已经没有Y方向的冗余可用于修复本地缺陷(例如，Y方向冗余空间已用完)，因此，进入步骤415。若于步骤409中，修复分析电路23确认Y方向冗余没有溢值，则进入步骤410。于步骤410中，修复分析电路23利由Y方向的剩余冗余以修复本地缺陷。于步骤411中，修复分析电路23判断是否当前检测图案为最后一个电路图案，若修复分析电路23判断当前检测图案为最后一个电路图案，则进入步骤412，否则，进入步骤413。于步骤413中，修复分析电路23检测下一个电路图案。于步骤412中，映射电路15判断是否当前检测区块为最后一个区块。若映射电路15判断当前检测区块不为最后一个区块，则进入步骤414以判断下一个区块，若否，则结束Y方向修复分析方法。

在本案实施例的Y方向修复分析方法中，全域缺陷与本地缺陷皆可被扫描出来。当找到缺陷时，修复分析电路23会先确认是否Y方向冗余足够修复缺陷。若Y方向冗余足够修复缺陷，则将缺陷所在于的行地址写入映射表16，且映射至冗余地址RY，以进行修复功能，将冗余地址RY取代具有缺陷的行位置。此外，本案其他实施例亦可应用已知的算法以修复NAND闪存。

修复分析电路23传送对应结果FY至映射表16。映射电路15将比对地址MA比较于映射表16中的至少一缺陷地址，以产生命中参数HT(hit parameter)。若至少一缺陷地址与比对地址MA相同，则命中参数HT被设为逻辑高准位，否则，命中参数HT被设为逻辑低准位。另外，映射电路15找到相关于比对地址MA的冗余地址RY。

映射电路15传送命中参数HT至第一缓存器17，并传送冗余地址RY至第二缓存器19。第一缓存器17暂存命中参数HT。于一实施例中，第二缓存器19暂存对应于比对地址MA的冗余地址RY(例如表示为冗余阵列RA中的“address r[0]”)，当比对地址MA在映射表16中被纪录为一错误位置时，即，比对地址MA被标记为映射表16中的一缺陷地址，冗余地址RY被用以取代比对地址MA。在一实施例中，第一缓存器17与第二缓存器19可为D触发器。由第一缓存器17所输出的暂存命中参数HT’乃是命中参数HT的延迟，而由第二缓存器19所输出的冗余地址RY’乃是冗余地址RY的延迟。

于步骤260中，多路选择器21依据命中参数HT’而设定Y方向地址YA为冗余地址RY’或目前地址CA，且传送输出地址(Y方向地址YA)至行控制电路27。当命中参数HT’为逻辑高准位时，设定Y方向地址YA为冗余地址RY’，且当命中参数HT’为逻辑低准位时，设定Y方向地址YA为目前地址CA。

于一实施例中，当命中参数HT’(作为判断信号)被设置为逻辑低位准时，多路选择器21传送目前地址CA至行控制电路27，且行控制电路27通过Y方向控制信号YC触发正常阵列NA中的正常行以输出对应于Y方向地址YA的数据。另一方面，当命中参数HT’为逻辑高位准时，多路选择器21传送冗余地址RY’至行控制电路27以输出图3中的冗余阵列RA的修复数据。信号SX与SY是地址信号，当进行修复分析时，信号SX与SY可用于存取存储器(亦即，在正常操作时，信号SX与SY不会用于存取存储器)。在本案一实施例中，Y方向修复单位可以是一个字组(word)或一个字节(byte)或甚至是一个位(bit)。

于一些实施例中，列控制电路29亦可用于通过X方向控制信号XC以触发存储器阵列输出对应输出地址的X方向的正确数据。预比对***及预比对方法亦可通过于X方向，将列缺陷数据(defect row data)以X方向的冗余列数据(redundancy row data)替代的方法以实现之。

于一实施例中，当设定Y方向地址YA为冗余地址RY’时，对应至Y方向地址YA的数据(如，正确数据)写进冗余缓冲区RPR，且数据由冗余高速存储器RCH输出。一旦冗余地址被存取，冗余高速存储器RCH可从输入输出电路10的数据信号IND取得数据，并由数据信号OTD将输出数据送至输入输出电路10。

于一实施例中，当设定Y方向地址YA为目前地址CA(用于存取正常阵列NA的地址)时，对应于Y方向地址YA的数据(如，正确数据)被写入页缓冲区(page buffer)PGB，且数据由正常高速存储器NCH输出。当正常高速存储器NCH被存取时，正常高速存储器NCH可通过数据信号IND从输入输出电路10接收数据，并通过数据信号OTD以输出数据至输入输出电路10。

请参阅图3、5，图5为可被应用于图3的预比对***300的操作时序的示意图。于一实施例中，时间轴TL上依序包含等待时间、时间间隔t1、时间间隔t2、时间间隔t3、时间间隔t4等。每个时间间隔t1-t4的周期与输入输出电路10的频率周期CIO相同，且与D触发器的周期CDFF相同。D触发器的周期CDFF用以控制第一缓存器17及第二缓存器19的接收及传送数据的时序。因此，第一缓存器17及第二缓存器19可以同步操作。于一实施例中，预比对***300可采用DDR接口以于一个周期内输出两个字节(例如高字节与低字节)，如数据输出/输入DTIO所

图5表示假设比对地址MA需要被修复的预比对方法的操作时序图。于一实施例中，地址计数器25传送目前地址CA至加法器13。因为在等待时间wt中预比对选择信号PM仍为逻辑低准位，加法器]3直接绕过(bypass)目前地址CA以成为Y方向地址YA。由于假设第一地址没有记录在映射表16中，所以命中参数HT为逻辑低准位，因为映射电路15判定比对地址MA未相同于记录于映射表16中的任何缺陷地址。因此，在时间间隔t1中，命中参数HT’为逻辑低准位(由于前一时间间隔wt中，命中参数HT为逻辑低准位)，且Y方向地址YA将与目前地址CA相同。另一方面，预比对选择信号PM在时间间隔t1的开始时转变为逻辑高准位。因此，加法器13将1加到目前地址CA以产生比对地址MA，并将比对地址MA送至映射电路15。然后，于第一时间间隔t1，映射电路15将比对地址MA与映射表16中的至少一缺陷地址作比对。于此假设中，比对地址MA符合映射表16中的至少一缺陷地址，使得储存于第一缓存器17中的命中参数HT改变为逻辑高准位，且冗余地址RY暂存于第二缓存器19中。于下一个频率周期，命中参数HT’及冗余地址RY’在第二时间间隔t2的开始的同时被传送到多路选择器21。然后，于第二时间间隔t2中，存于冗余地址RY’中的数据被输出(此可由第二时间间隔t2中Y方向地址YA以表示之)。

藉此，当目前地址CA(原始地址)指向错误行时，Y方向地址YA切换至对应冗余地址RY’；否则，Y方向地址YA相当于目前地址CA。因为在此例中，如所假设般，第三地址与第四地址未记录于映射表16内，在第三时间间隔t3与第四时间间隔t4中，预比对***300可将设定Y方向地址YA设为目前地址CA。

请参照图6，图6为根据本案一实施例绘示的预比对***600的示意图。于一实施例中，若预比对时间长于输出周期时间，第6图中的预比对***600(包括功能多路选择器51、61、71、81、地址计数器75、地址多路选择器70、行控制电路74及加法器53、63、73、83)可取代第3图中的预比对***300(包括功能多路选择器11、地址计数器25、多路选择器21、行控制电路27及加法器13)。功能多路选择器51、61、71与81可提供不同偏差值至加法器53、63、73与83。例如，根据预比对选择信号PM，功能多路选择器51将偏差值设为0或4，功能多路选择器61将偏差值设为1或5，功能多路选择器71将偏差值设为2或6，功能多路选择器81将偏差值设为3或7。

图6与图3的不同之处在于，图6的预比对***600将映射表16分割为四个部份映射表66a～66d。映射表16的数量在需要时可以被调整。预比对***600包含四个映射电路65a～65d，用以存取各自对应的映射表66a～66d。以图6为例，将图3的映射表16分为四个部份映射表66a～66d。另一方面，根据相应的缺陷地址，将缺陷地址排序并储存在不同的子映射表66a～66d中。于此情况下，缺陷地址是4的倍数(亦可被表示为4n，其中n为整数)，储存于映射表65a中；缺陷地址是4n+1，乃是储存于映射表65b中；缺陷地址是4n+2，乃是储存于映射表65c中；以及缺陷地址是4n+3，乃是储存于映射表65d中。

于一实施例中，每一个映射电路65a～65d对应至两种缓存器，即命中旗标缓存器67a～67d及冗余地址缓存器69a～69d。例如，映射电路65a耦接至命中旗标缓存器67a及冗余地址缓存器69a。命中旗标缓存器67a～67d的功能及操作方式与图3所示的第一缓存器17相同，冗余地址缓存器69a～69d的功能及操作方式与图3所示的第二缓存器19相同。此外，缓存器67a～67d之间为串联，且缓存器69a～69d之间为串联。例如，缓存器69b的数据输出端(亦即D触发器的Q端口)耦接至缓存器69a的数据输入端(亦即D触发器的D埠)，其余可依此类推。于存储器负载(memory load)信号MEL为逻辑高准位时，命中旗标缓存器67a～67d及冗余地址缓存器69a～69d通过晶体管F1～F8连接至对应的映射电路65a～65d。晶体管F1～F8分别耦合于缓存器69a～69d与映射电路65a～65d之间。晶体管F1～F8由存储器负载信号MEL所控制。

请参照图7，图7为图6的预比对***的操作时序的示意图，其中，假设第二地址需要被修复。于一实施例中，图6的预比对***600使用DDR架构。然，本发明并不限于使用DDR架构，举例而言，本发明其他实施例亦可采用单一数据传送率(single data rate，SDR)。

于等待时间wt中，预比对选择信号PM设为逻辑低准位。依此，比对地址MA0～MA3代表前4个地址，而目前地址CA是初始地址(其为第一地址)。映射电路65a～65d同时将比对地址MA0～MA3比较于映射表66a～66d内的缺陷地址。以映射电路65a～65d的平行处理，比对时间可延伸至CLC周期的4倍。

在等待时间wt的最后周期内，存储器负载信号MEL有半个周期为高准位，以将冗余地址与命中旗标传送至冗余地址缓存器69a～69d与命中旗标缓存器67a～67d。因为假设只有第二地址有缺陷，所以，当存储器负载信号MEL为高准位时，只有命中旗标缓存器67b为逻辑高，而其他的命中旗标缓存器67a、67c与67d为逻辑低。此外，相关于第二地址的冗余地址是同时暂存于冗余地址缓存器69b。

当位于映射电路65a～65d中的前四个冗余地址及命中旗标分别被传送至冗余地址缓存器69a～69d及命中旗标缓存器67a～67d之后，当存储器负载信号MEL被拉高，预比对选择信号PM于第五个频率周期CLC被拉高。第一时间间隔i1内包含第五个频率周期CLC至第八个频率周期CLC。于一实施例中，每一个时间间隔(例如，时间间隔i1)包含四个频率周期CLC。于时间间隔i1中，当预比对选择信号PM为高准位时，将4、5、6与7相加至目前地址CA(在第五频率周期内，目前地址CA仍为初始地址(第一地址))以产生比对地址MA0-MA3。依此，映射电路65a～65d得到下4个地址(亦即第五至第八地址)，以进行预比对功能。

于一实施例中，于第五个频率周期CLC开始的每个频率周期CLC，进行以下事件：将储存于冗余地址缓存器69b中的数据移至冗余地址缓存器69a(例如，储存于冗余地址缓存器69b中的数据覆写原本冗余地址缓存器69a中所储存的数据)，储存于冗余地址缓存器69c中的数据移至冗余地址缓存器69b，储存于冗余地址缓存器69d中的数据移至冗余地址缓存器69c。

因为不需要修复第一地址，在第五周期内从命中旗标缓存器67a所接收的命中旗标HT为逻辑低。因为，地址多路选择器70将目前地址CA传送至行控制电路74以输出关于第一地址的数据。于第六个频率周期CLC中，因为第二地址包含缺陷，在第五周期CLC内，已由命中旗标缓存器67b传送至命中旗标缓存器67a的第二地址的命中旗标则由命中旗标缓存器67a送出并当成命中参数HT(亦即，命中参数HT被命中旗标缓存器67b内的命中旗标所覆写)，以及，已由冗余地址缓存器69b传送至冗余地址缓存器69a的第二地址的相关冗余地址则由冗余地址缓存器69a送出并当成冗余地址RY(亦即，冗余地址RY被冗余地址缓存器69b内的冗余地址所覆写)。存于命中旗标缓存器67b～67d内的命中旗标分别移至右边的命中旗标缓存器67a～67c，而且，存于冗余地址缓存器69b～69d内的冗余地址分别移至右边的冗余地址缓存器69a～69c。因为在此例中，第三地址与第四地址未记录于映射表66c与66d内，在第三时间间隔t3与第四时间间隔t4内，预比对***600则输出目前地址CA。

需注意的是，本案并不局限于采用四个映射表。本案其他可能实施例可使用任意数量的映射表。因此，预比对***可通过多个部份比对表66a～66d以同时检查是否有缺陷地址，藉此减少计算时间。此外，由于每个部份比对表66a～66d相较于原比对表具有较小的的数据量，映射电路65a～65d可较快速地完成比对程序。

基于上述说明及多个实施例的细部说明，预比对***及预比对方法可以找到是否下一个读取地址需要被修复。在序列存取情况下，可以轻易地预比对出下一个读取地址，因为后续地址是线性增加。此外，下一个读取地址传送到映射表(其包含所有缺陷地址)，以判断是否下一个读取地址具有缺陷。若下一个读取地址与映射表中所记载的缺陷地址之一者相符，则映射电路预先取得对应下一个读取地址的行或列冗余地址，并于下一个周期，直接输出相关的冗余行或列地址的数据。藉此，NAND闪存的资料存取的时间可以缩短，并有效支持DDR或SDR接口的传输速度。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求权利要求所界定的为准。

Claims (8)

1.一种预比对***，包括：

一存储器阵列；

一输入输出电路，用以接收一初始地址；

一地址计数器，耦合至该输入输出电路，用以根据该初始地址而逐渐增加一目前地址；

一加法器，耦合至该地址计数器，用以对该目前地址增加一偏差值，以取得一比对地址；

一映射表，用以储存至少一缺陷地址，该缺陷地址代表存储器阵列中的缺陷存储器单元的地址；

一映射电路，耦合至该映射表与该加法器，用以比较该比对地址与该映射表所储存的该至少一缺陷地址，以产生一命中参数，并产生相关于该比对地址的一冗余地址；

一第一缓存器，耦合至该映射电路，用以储存该命中参数；

一第二缓存器，耦合至该映射电路，用以储存该冗余地址；

一多路选择器，耦合至该第一与该第二缓存器，用以依据存于该第一缓存器内的该命中参数设定一Y方向地址为该目前地址或该冗余地址，该Y方向地址相关于对该存储器阵列的存取；以及

一行控制电路，耦合至该多路选择器，用以接收该Y方向地址并触发该存储器阵列以输出相关于该Y方向地址的数据；

其中，该映射电路用以：如果该比对地址匹配于该映射表所储存的该至少一缺陷地址，则将该命中参数设为逻辑高；如果该比对地址不匹配于该映射表所储存的任一该至少一缺陷地址，则将该命中参数设为逻辑低；

该多路选择器用以：当该命中参数为逻辑高时，设定该Y方向地址为该冗余地址；以及当该命中参数为逻辑低时，设定该Y方向地址为该目前地址。

2.如权利要求1所述的预比对***，更包括：

一修复分析电路，用以检查该存储器阵列中的一缺陷状态，以产生该映射表；以及

一功能多路选择器，耦合至该加法器，用以回应于一预比对选择信号而设定该偏差值为一第一整数或一第二整数，其中，如果致能一预比对功能的话，则该预比对选择信号为逻辑高。

3.如权利要求1所述的预比对***，其中，

该存储器阵列包括一冗余缓冲区与一冗余高速存储器，当设定该Y方向地址为该冗余地址时，相关于该Y方向地址的数据写入至该冗余缓冲区并由该冗余高速存储器所输出；以及

该存储器阵列包括一页缓冲区与一正常高速存储器，当设定该Y方向地址为该目前地址时，相关于该Y方向地址的数据写入至该页缓冲区并由该正常高速存储器所输出。

4.如权利要求1所述的预比对***，更包括：

一下级加法器，用以将一下级偏差值加至该目前地址，以产生一下级比对地址，其中，该下级偏差值不同于该偏差值；

一下级映射表，用以储存至少一下级缺陷地址；

一下级映射电路，用以比较该下级比对地址与该下级映射表所储存的该至少一下级缺陷地址以产生一下级命中参数，并产生相关于该下级比对地址的一下级冗余地址；

一下级第一缓存器，用以储存该下级命中参数，其中，该下级第一缓存器的一数据输出端耦合至该第一缓存器的一数据输入端；

一下级第二缓存器，用以储存该下级冗余地址，其中，该下级第二缓存器的一数据输出端耦合至该第二缓存器的一数据输入端；

一第一晶体管，耦合该第一缓存器与该映射电路之间；以及

一第二晶体管，耦合该第二缓存器与该映射电路之间；

其中，该第一与该第二晶体管由一存储器负载信号所控制。

5.一种预比对***的预比对方法，该预比对***包括一存储器阵列，该预比对方法包括：

接收一初始地址；

根据该初始地址而逐渐增加一目前地址；

对该目前地址增加一偏差值，以取得一比对地址；

比较该比对地址与至少一缺陷地址，以产生一命中参数；

产生相关于该比对地址的一冗余地址；

依据该命中参数设定一Y方向地址为该目前地址或该冗余地址，该Y方向地址相关于对该存储器阵列的存取；以及

触发该存储器阵列以输出相关于该Y方向地址的数据；

其中，产生该命中参数包括：如果该比对地址匹配于该至少一缺陷地址，则将该命中参数设为逻辑高；如果该比对地址不匹配于任一该至少一缺陷地址，则将该命中参数设为逻辑低；

设定该Y方向地址包括：当该命中参数为逻辑高时，设定该Y方向地址为该冗余地址；以及当该命中参数为逻辑低时，设定该Y方向地址为该目前地址。

6.如权利要求5所述的预比对方法，更包括：

检查该存储器阵列中的一缺陷状态，以产生一映射表，该映射表用以储存该至少一缺陷地址；以及

响应于一预比对选择信号而设定该偏差值为一第一整数或一第二整数，其中，如果致能一预比对功能的话，则该预比对选择信号为逻辑高。

7.如权利要求5所述的预比对方法，其中，

该存储器阵列包括一冗余缓冲区与一冗余高速存储器，当设定该Y方向地址为该冗余地址时，相关于该Y方向地址的数据写入至该冗余缓冲区并由该冗余高速存储器所输出；以及

该存储器阵列包括一页缓冲区与一正常高速存储器，当设定该Y方向地址为该目前地址时，相关于该Y方向地址的数据写入至该页缓冲区并由该正常高速存储器所输出。

8.如权利要求5所述的预比对方法，更包括：

将一下级偏差值加至该目前地址，以产生一下级比对地址，其中，该下级偏差值不同于该偏差值；

比较该下级比对地址与一下级映射表所储存的一至少一下级缺陷地址以产生一下级命中参数；

产生相关于该下级比对地址的一下级冗余地址；

用该下级命中参数覆写该命中参数；以及

用该下级冗余地址覆写该冗余地址。

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