CN110851354B - 一种测试***及测试方法 - Google Patents

Abstract

本发明实施例公开了一种测试***及测试方法，其中该测试***包括：相互连接的第一中央处理模块、第一缓存和第一接口模块；所述第一接口模块连接被测设备；所述第一接口模块，用于从第一缓存中读取第一待测数据，并发送给被测设备，以及从所述被测设备接收第二待测数据，并缓存到所述第一缓存；所述第一中央处理模块，用于当所述第一待测数据和所述第二待测数据满足预设条件时，确定所述被测设备的数据传输测试成功。本发明实施例提供的技术方案，能够提升板级测试效率。

Description

一种测试***及测试方法

技术领域

本发明实施例涉及板级测试领域，特别涉及一种测试***及测试方法。

背景技术

目前很多测试***，特别是板级测试***，当被测设备要求测试不同的待测数据和测试条件时，需要手动编写测试程序、测试平台以及被测设备(例如被测板卡)，严重影响了测试效率。另外，针对不同的被测设备也都需要定制开发不同的测试程序、测试平台，费时费力而且影响可靠性，同时也给维护带来很大不便。

发明内容

本发明实施方式的目的在于提供一种测试***及测试方法，解决现有技术中板级测试效率低的技术问题。

为解决上述技术问题，本发明的实施方式提供了一种测试***，包括：

相互连接的第一中央处理模块、第一缓存和第一接口模块；所述第一接口模块连接被测设备；

所述第一接口模块，用于从第一缓存中读取第一待测数据，并发送给被测设备，以及从所述被测设备接收第二待测数据，并缓存到所述第一缓存；

所述第一中央处理模块，用于当所述第一待测数据和所述第二待测数据满足预设条件时，确定所述被测设备的数据传输测试成功。

本发明的实施方式提还供了一种测试方法，应用于上述的测试***；该方法包括：

所述第一接口模块从第一缓存中读取第一待测数据，并发送给被测设备，以及从所述被测设备接收第二待测数据，并缓存到所述第一缓存；

当所述第一待测数据和所述第二待测数据满足预设条件时，所述第一中央处理模块确定所述被测设备的数据传输测试成功。

本发明上述实施方式相对于现有技术而言，提供了一种全新架构的测试***，避免手动编写测试程序和测试平台，只需要通过在测试***写入预设条件和待测数据就可以对被测设备进行自动测试，测试效率较高。另外，针对不同测试条件和待测数据要求的被测设备，也不再需要定制开发不同的测试程序，只需要在测试***写入满足要求的条件和待测数据就可以进行测试，能够大大提升板级测试效率。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1为本发明一实施例提供的一种测试***的结构示意图；

图2为本发明一实施例提供的一种测试平台的结构示意图；

图3为本发明另一实施例提供的一种测试平台的结构示意图；

图4为本发明另一实施例提供的一种测试平台的结构示意图；

图5为本发明一实施例提供的一种测试方法的流程示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。

实施例一

图1为本发明一实施例提供的一种测试***的结构示意图。如图1所示，该测试***包括：

相互连接的第一中央处理模块、第一缓存和第一接口模块；所述第一接口模块连接被测设备；

所述第一接口模块，用于从第一缓存中读取第一待测数据，并发送给被测设备，以及从所述被测设备接收第二待测数据，并缓存到所述第一缓存；

所述第一中央处理模块，用于当所述第一待测数据和所述第二待测数据满足预设条件，确定所述被测设备的数据传输测试成功。

其中，

所述被测设备被配置为当接收到所述第一待测数据时，将所述第一待测数据缓存到本地的第二缓存中，然后再根据所述第二缓存中缓存的数据确定第二待测数据，将所述第二待测数据发送给所述第一接口模块。

其中，当所述第一待测数据包括第一数字量数据和第一模拟量数据，所述第二待测数据包括第二数字量数据和第二模拟量数据时，所述预设条件包括以下之一：

条件一：所述第一缓存中的所述第一数字量数据和所述第二数字量数据相同且所述第一模拟量数据和所述第二模拟量数据相同；

条件二：所述第一缓存中的所述第一数字量数据和所述第二数字量数据相反且所述第一模拟量数据和所述第二模拟量数据相同；

条件三：所述第二待测数据包括连续两个第二数字量数据和一个第二模拟量数据，所述第一缓存中的第一数字量数据与所述第二待测数据中的前一个第二数字量数据相同但与后一个第二数字量数据相反，且所述第一模拟量数据和所述第二模拟量数据相同；

条件四：所述第二待测数据包括连续两个第二数字量数据和一个第二模拟量数据，所述第一缓存中的第一数字量数据与所述第二待测数据中的前一个第二数字量数据相反但与后一个第二数字量数据相同，且所述第一模拟量数据和所述第二模拟量数据相同；

或者，当所述第一待测数据包括第一通信数据，所述第二待测数据包括第二通信数据时，所述预设条件包括以下至少之一：

条件五：所述第一缓存中的所述第一通信数据和所述第二通信数据相同；

条件六：所述第一通信数据和所述第二通信数据的校验值和/或编码方式相同。

其中，当所述预设条件为条件一时，所述被测设备被配置为直接将所述第二缓存中缓存的数字量数据作为第二数字量数据，将所述第二缓存中缓存的模拟量数据作为第二模拟量数据；

当所述预设条件为条件二时，所述被测设备被配置为将所述第二缓存中缓存的数字量数据取反作为第二数字量数据，将所述第二缓存中缓存的模拟量数据作为第二模拟量数据；

当所述预设条件为条件三时，所述被测设备被配置为将所述第二缓存中缓存的数字量数据作为前一个第二数字量数据，再将所述第二缓存中缓存的数字量数据取反作为后一个第二数字量数据，将所述第二缓存中缓存的模拟量数据作为第二模拟量数据；

当所述预设条件为条件四时，所述被测设备被配置为将所述第二缓存中缓存的数字量数据取反作为前一个第二数字量数据，再将所述第二缓存中缓存的数字量数据作为后一个第二数字量数据，将所述第二缓存中缓存的模拟量数据作为第二模拟量数据。

其中，所述第一缓存包括第一只读存储器缓冲区ROM Buffer和第一随机存取存储器缓冲区RAM Buffer；

所述第一接口模块包括：第一输出接口、第一输入接口和第一双向接口；

所述被测设备包括：第二输出接口、第二输入接口和第二双向接口；

所述第一输出接口连接所述第二输入接口，第一输入接口输入连接所述第二输出接口，所述第一双向接口连接所述第二双向接口；

所述第一待测数据包括第一数字量数据和第一模拟量数据；所述第二待测数据包括第二数字量数据和第二模拟量数据；

所述第一ROM Buffer，用于保存所述第一待测数据；

所述第一输出接口，用于从所述第一ROM Buffer读取所述第一数字量数据，并发送给被测设备的第二输入接口；

所述第一输入接口，用于从所述被测设备的第二输出接口接收所述第二数字量数据，并缓存到所述第一RAM Buffer；

所述第一双向接口，用于从所述第一ROM Buffer读取所述第一模拟量数据，并发送给所述第二双向接口；还用于从所述第二双向接口接收所述第二模拟量数据，并缓存到所述第一RAM Buffer；

所述第一中央处理模块，具体用于当所述第一数字量数据和所述第二数字量数据以及第一模拟量数据和第二模拟量数据满足预设条件时，确定所述被测设备的数据传输测试成功；

其中，所述被测设备被配置为当通过所述第二输入接口接收到所述第一数字量数据时，将所述第一数字量数据缓存到本地的第二缓存中；将所述第二缓存中缓存的数字量数据和/或取反作为第二数字量数据通过所述第二输出接口输出；当通过所述第二双向接口接收到所述第一模拟量数据时，将所述第一模拟量数据缓存到本地的第二缓存中，将所述第二缓存中缓存的模拟量数据作为第二模拟量数据通过所述第二双向接口发送。

其中，所述第一ROM Buffer中的第一地址用于缓存第一数字量数据，第二地址用于缓存第一模拟量数据；

所述第一RAM Buffer中的第三地址用于缓存第二数字量数据，第四地址用于缓存第二模拟量数据；

所述第一输出接口，具体用于从所述第一ROM Buffer中的第一地址读取所述第一数字量数据，并发送给被测设备的第二输入接口；

所述第一输入接口，具体用于从所述被测设备的第二输出接口接收所述第二数字量数据，并缓存到所述第一RAM Buffer的第三地址中；

所述第一双向接口，用于从所述第一ROM Buffer中的第二地址读取所述第一模拟量数据，并发送给所述第二双向接口；还用于从所述第二双向接口接收所述第二模拟量数据，并缓存到所述第一RAM Buffer的第四地址中；

所述第一中央处理模块，具体用于当所述第一ROM Buffer中的第一地址中的第一数字量数据与所述第一RAM Buffer的第三地址中的第二数字量数据以及所述第一ROMBuffer中的第二地址中的第一模拟量数据与所述第一RAM Buffer的第四地址中的第二模拟量数据满足预设条件时，确定所述被测设备的数据传输测试成功。

其中，所述第二缓存为第二RAM Buffer；

所述第二RAM Buffer中的第五地址用于保存所述第二输入接口接收的第一数字量数据，第六地址用于保存所述第二双向接口接收的第一模拟量数据；

所述第二输出接口，用于根据所述第五地址保存的数字量数据确定第二数字量数据，并发送给所述第一输入接口；

所述第二双向接口，用于根据所述第六地址保存的模拟量数据确定第二模拟量数据，并发送给所述第一双向接口。

其中，所述第二缓存包括第二ROM Buffer和第二RAM Buffer；

所述第二RAM Buffer中的第七地址用于保存所述第二输入接口接收的第一数字量数据，第八地址用于保存所述第二双向接口接收的第一模拟量数据；将所述第七地址中的数字量数据映射到第二ROM Buffer中的第九地址，将第八地址中的模拟量数据映射到第二ROM Buffer中的第十地址；

所述第二输出接口，用于根据所述第九地址的数字量数据确定第二数字量数据，并发送给所述第一输入接口；

所述第二双向接口，用于根据所述第十地址的模拟量数据确定第二模拟量数据，并发送给所述第一双向接口。

其中，所述第一中央处理模块，还用于连接上机位，根据上机位的命令配置所述第一预设策略，以及将所述第一待测数据写入所述第一缓存。

本实施例提供的技术方案，提供了一种全新架构的测试***，提供了一种全新架构的测试***，只需要通过在测试***写入预设条件和待测数据就可以对被测设备进行自动测试，测试效率较高。

另外，针对不同测试条件和待测数据要求的被测设备，也不再需要定制开发不同的测试程序，只需要在测试***写入满足要求的条件和待测数据就可以进行测试，能够大大提升板级测试效率。

实施例二

图2为本发明一实施例提供的一种测试平台的结构示意图。如图2所示，该测试平台包括：包括测试***和被测设备；

所述测试***包括：相互连接的第一中央处理模块CPM、第一缓存和第一接口模块；所述第一接口模块连接被测设备的第二接口模块；

所述被测设备包括：相互连接的第二中央处理模块CPM、第二缓存和第二接口模块；所述第二接口模块连接被测设备的第一接口模块。

其中，第一CPM连接上机位，接收上机位的命令，根据上机位的命令配置预设条件并保存在第一缓存，以及将第一待测数据写入第一缓存；

具体而言，所述第一CPM，具体用于通过第一编程口接收所述上机位的命令，配置所述预设条件，以及将第一待测数据写入第一缓存。

如此，在第一缓存保存待测数据和预设条件，只需要调整第一缓存中保存的待测数据或者预设条件就可以对被测设备进行多次测试。也可以在第一缓存中保存不同的待测数据和预设条件，实际运用中，只需调用对应的待测数据和预设条件，就可以对不同的被测设备进行测试，使得测试平台的适用范围广。

其中，当所述第一待测数据包括第一数字量数据和第一模拟量数据；所述第二待测数据包括第二数字量数据和第二模拟量数据时，所述预设条件包括以下之一：

条件一：所述第一缓存中的所述第一数字量数据和所述第二数字量数据相同且所述第一模拟量数据和所述第二模拟量数据相同；

条件二：所述第一缓存中的所述第一数字量数据和所述第二数字量数据相反且所述第一模拟量数据和所述第二模拟量数据相同；

条件三：所述第二待测数据包括连续两个第二数字量数据和一个第二模拟量数据，所述第一缓存中的第一数字量数据与所述第二待测数据中的前一个第二数字量数据相同但与后一个第二数字量数据相反，且所述第一模拟量数据和所述第二模拟量数据相同；

条件四：所述第二待测数据包括连续两个第二数字量数据和一个第二模拟量数据，所述第一缓存中的第一数字量数据与所述第二待测数据中的前一个第二数字量数据相反但与后一个第二数字量数据相同，且所述第一模拟量数据和所述第二模拟量数据相同；

或者，当所述第一待测数据包括第一通信数据；所述第二待测数据包括第二通信数据时，所述预设条件包括以下至少之一：

条件五：所述第一缓存中的所述第一通信数据和所述第二通信数据相同；

条件六：所述第一通信数据和所述第二通信数据的校验值和/或编码方式相同。

需要说明的是，数据相同是指数据完全相同或者数据之间的差值在预设阈值范围内。

其中，上述校验值是指利用校验算法分别对第一通信数据和所述第二通信数据分别进行计算得到的校验值，该校验算法可以是现有任一校验算法，例如奇偶校验算法、循环冗余校验算法等。

其中，第二CPM也连接所述上机位，接收上机位的命令，根据上机位的命令配置所述被测设备为当通过第二接口模块接收到所述第一待测数据时，将所述第一待测数据缓存到本地的第二缓存中，然后再根据所述第二缓存中缓存的数据确定第二待测数据，将所述第二待测数据发送给所述第一接口模块。

具体而言，第二CPM，具体用于通过第二编程口接收所述上机位的命令，配置所述被测设备。

具体而言，当所述预设条件为条件一时，所述被测设备被配置为直接将所述第二缓存中缓存的数字量数据作为第二数字量数据，将所述第二缓存中缓存的模拟量数据作为第二模拟量数据；

当所述预设条件为条件二时，所述被测设备被配置为将所述第二缓存中缓存的数字量数据取反作为第二数字量数据，将所述第二缓存中缓存的模拟量数据作为第二模拟量数据；

当所述预设条件为条件三时，所述被测设备被配置为将所述第二缓存中缓存的数字量数据作为前一个第二数字量数据，再将所述第二缓存中缓存的数字量数据取反作为后一个第二数字量数据，将所述第二缓存中缓存的模拟量数据作为第二模拟量数据；

当所述预设条件为条件四时，所述被测设备被配置为将所述第二缓存中缓存的数字量数据取反作为前一个第二数字量数据，再将所述第二缓存中缓存的数字量数据作为后一个第二数字量数据，将所述第二缓存中缓存的模拟量数据作为第二模拟量数据。

其中，所述第一接口模块，用于从第一缓存中读取第一待测数据，并发送给被测设备的第二接口模块；

所述第二接口模块，用于接收到所述第一待测数据后，缓存到本地的第二缓存中；

所述第二接口模块，还用于根据所述第二缓存中缓存的数据确定第二待测数据，将所述第二待测数据发送给所述第一接口模块；

具体而言，当所述被测设备被配置为将所述第二缓存中缓存的数字量数据取反作为第二数字量数据，将所述第二缓存中缓存的模拟量数据作为第二模拟量数据时，所述第二接口模块，用于将所述第二缓存中缓存的数字量数据取反作为第二数字量数据，将所述第二缓存中缓存的模拟量数据作为第二模拟量数据，然后将第二数字量数据和第二模拟量数据发送给第一接口模块；

具体而言，所述被测设备被配置为将所述第二缓存中缓存的数字量数据取反作为第二数字量数据，将所述第二缓存中缓存的模拟量数据作为第二模拟量数据时，所述第二接口模块，用于将所述第二缓存中缓存的数字量数据取反作为第二数字量数据，将所述第二缓存中缓存的模拟量数据作为第二模拟量数据，然后将第二数字量数据和第二模拟量数据发送给第一接口模块；

具体而言，当所述被测设备被配置为将所述第二缓存中缓存的数字量数据作为前一个第二数字量数据，再将所述第二缓存中缓存的数字量数据取反作为后一个第二数字量数据，将所述第二缓存中缓存的模拟量数据作为第二模拟量数据时，所述第二接口模块，用于将所述第二缓存中缓存的数字量数据作为前一个第二数字量数据，再将所述第二缓存中缓存的数字量数据取反作为后一个第二数字量数据，将所述第二缓存中缓存的模拟量数据作为第二模拟量数据，然后将前一个第二数字量数据、后一个第二数字量数据和第二模拟量数据发送给第一接口模块；

具体而言，当所述被测设备被配置为将所述第二缓存中缓存的数字量数据取反作为前一个第二数字量数据，再将所述第二缓存中缓存的数字量数据作为后一个第二数字量数据，将所述第二缓存中缓存的模拟量数据作为第二模拟量数据时，所述第二接口模块，用于将所述第二缓存中缓存的数字量数据取反作为前一个第二数字量数据，再将所述第二缓存中缓存的数字量数据作为后一个第二数字量数据，将所述第二缓存中缓存的模拟量数据作为第二模拟量数据，然后将前一个第二数字量数据、后一个第二数字量数据和第二模拟量数据发送给第一接口模块。

其中，上述取反是指，当0表示低电平，1表示高电平时，如果所述第二缓存中缓存的数字量数据为0则表示低电平，取反即第二数字量数据输出高电平,如果所述第二缓存中缓存的数字量数据为1则表示高电平，取反即第二数字量数据输出低电平。

其中，所述第一接口模块，还用于从所述被测设备的第二接口模块接收第二待测数据，并缓存到所述第一缓存；

其中，所述第一中央处理模块，用于根据第一预设策略判断所述第一缓存中的第一待测数据和所述第二待测数据是否一致，当一致时，确定所述被测设备的数据传输测试成功。

具体而言，所述第一中央处理模块，具体用于当所述第一待测数据和所述第二待测数据满足预设条件时，确定所述被测设备的数据传输测试成功。

本实施例提供的技术方案，测试***和被测设备通过接口连接，然后在测试***写入预设条件和待测数据就可以对被测设备进行自动测试，测试效率较高。

另外，针对不同测试条件和待测数据要求的被测设备，也不再需要定制开发不同的测试程序，只需要在测试***写入满足要求的条件和待测数据就可以对被测设备进行测试，能够大大提升板级测试效率。

实施例三

图3为本发明另一实施例提供的一种测试平台的结构示意图。

如图3所示，本实施例，在实施例二的基础上，所述第一缓存包括第一只读存储器缓冲区ROM Buffer和第一随机存取存储器缓冲区RAM Buffer；

所述所述第一接口模块包括：第一输出接口、第一输入接口和第一双向接口；

所述第二接口模块包括：第二输出接口、第二输入接口和第二双向接口；

所述第一输出接口连接所述第二输入接口，第一输入接口输入连接所述第二输出接口，所述第一双向接口连接所述第二双向接口；

所述第一待测数据包括第一数字量数据和第一模拟量数据；所述第二待测数据包括第二数字量数据和第二模拟量数据；或者，所述第一待测数据包括第一通信数据；所述第二待测数据包括第二通信数据；

所述第一ROM Buffer，用于保存所述第一待测数据；还用于保存预设条件；

所述第一输出接口，用于从所述第一ROM Buffer读取所述第一数字量数据，并发送给被测设备的第二输入接口；

所述第一输入接口，用于从所述被测设备的第二输出接口接收所述第二数字量数据，并缓存到所述第一RAM Buffer；

所述第一双向接口，用于从所述第一ROM Buffer读取所述第一模拟量数据，并发送给所述第二双向接口；还用于从所述第二双向接口接收所述第二模拟量数据，并缓存到所述第一RAM Buffer；

所述第一中央处理模块，具体用于当所述第一待测数据和所述第二待测数据满足预设条件时，确定所述被测设备的数据传输测试成功；

其中，所述被测设备被配置为当通过所述第二输入接口接收到所述第一数字量数据时，将所述第一数字量数据缓存到本地的第二缓存中；将所述第二缓存中缓存的数字量数据和/或取反作为第二数字量数据通过所述第二输出接口输出；当通过所述第二双向接口接收到所述第一模拟量数据时，将所述第一模拟量数据缓存到本地的第二缓存中，将所述第二缓存中缓存的模拟量数据作为第二模拟量数据通过所述第二双向接口发送。

本实施例提供的技术方案，除了可以实现上述技术效果外，测试***采用双缓存结构，可以加快数据读取和写入速度，进一步提升测试效率。

实施例四

本实施例，在实施例二、三的基础上，所述第一ROM Buffer中的第一地址用于缓存第一数字量数据，第二地址用于缓存第一模拟量数据；

所述第一RAM Buffer中的第三地址用于缓存第二数字量数据，第四地址用于缓存第二模拟量数据；

所述第一输出接口，具体用于从所述第一ROM Buffer中的第一地址读取所述第一数字量数据，并发送给被测设备的第二输入接口；

所述第一输入接口，具体用于从所述被测设备的第二输出接口接收所述第二数字量数据，并缓存到所述第一RAM Buffer的第三地址中；

所述第一双向接口，用于从所述第一ROM Buffer中的第二地址读取所述第一模拟量数据，并发送给所述第二双向接口；还用于从所述第二双向接口接收所述第二模拟量数据，并缓存到所述第一RAM Buffer的第四地址中；

所述第一中央处理模块，具体用于当所述第一ROM Buffer中的第一地址中的第一数字量数据与所述第一RAM Buffer的第三地址中的第二数字量数据以及所述第一ROMBuffer中的第二地址中的第一模拟量数据与所述第一RAM Buffer的第四地址中的第二模拟量数据满足预设条件时，确定所述被测设备的数据传输测试成功。

本实施例提供的技术方案，除了可以实现上述技术效果外，测试***采用双缓存结构，可以加快数据读取和写入速度，进一步提升测试效率。

实施例五

本实施例，在上述任一实施例的基础上，所述第二缓存为第二RAM Buffer；

所述第二RAM Buffer中的第五地址用于保存所述第二输入接口接收的第一数字量数据，第六地址用于保存所述第二双向接口接收的第一模拟量数据；

所述第二输出接口，用于根据所述第五地址保存的数字量数据确定第二数字量数据，并发送给所述第一输入接口；

所述第二双向接口，用于根据所述第六地址保存的模拟量数据确定第二模拟量数据，并发送给所述第一双向接口。

本实施例提供的技术方案，除了可以实现上述技术效果外，被测设备利用RAMBuffer缓存数据，可以同时满足数据读取和写入，相较于双缓存，结构简单，成本低。

实施例六

本实施例，在上述任一实施例的基础上，所述第二缓存包括第二ROM Buffer和第二RAM Buffer；

所述第二RAM Buffer中的第七地址用于保存所述第二输入接口接收的第一数字量数据，第八地址用于保存所述第二双向接口接收的第一模拟量数据；将所述第七地址中的数字量数据映射到第二ROM Buffer中的第九地址，将第八地址中的模拟量数据映射到第二ROM Buffer中的第十地址；

所述第二输出接口，用于根据所述第九地址的数字量数据确定第二数字量数据，并发送给所述第一输入接口；

所述第二双向接口，用于根据所述第十地址的模拟量数据确定第二模拟量数据，并发送给所述第一双向接口。

本实施例提供的技术方案，除了可以实现上述技术效果外，被测设备利用双缓存，也可以加快数据读取和写入速度，进一步提升测试效率。

实施例七

在上述实施例的基础上，具体配置第一ROM Buffer的第一地址和第一RAM Buffer的第二地址的方式为：

其中，对所述第一ROM Buffer和所述第一RAM Buffer进行地址映射表配置，包括：

所述第一ROM BUFFEER的配置为：

所述第一地址为地址0x01：

地址0x01：隐射到Do1～Do8状态，0为低电平、1为高电平；或者0为高电平、1为低电平；

所述第二地址为地址0x18～0x1F：

地址0x18～0x1F：对应所述第一双向接口一帧发送的数据内容；

所述第一RAM BUFFEER的配置为：

所述第三地址为地址0x01：

地址0x01：保存Di1～Di8状态，0为低电平、1为高电平；或者0为高电平、1为低电平；

所述第四地址为地址0x18～0x1F

地址0x18～0x1F：对应所述第一双向接口一帧接收的数据内容；

其中，对所述第二RAM Buffer进行地址映射表配置，包括：

第五地址为地址0x01：

地址0x01(1byte)：保存Di1～Di8状态，同时隐射到Do1～Do8状态，0为低电平、1为高电平；或者0为高电平、1为低电平；

第六地址为地址0x18～0x1F：

地址0x18～0x1F(8byte)：对应第二双向接口一帧接收数据内容；同时对应第二双向接口一帧发送数据内容。

本实施例提供的技术方案，除了可以实现上述技术效果外，通过地址映射表的方式进行数据读取和写入，加快数据传输速度，进一步提升测试效率。

实施例八

图4为本发明另一实施例提供的一种测试平台的结构示意图，如图4所示，

本实施例中，所述第二缓存包括第二ROM Buffer和第二RAM Buffer；

在上述实施例的基础上，测试***和被测设备的内部结构一致，均包括：

1、中央处理模块(CPM，Central Process Module)：进行配置缓存BUFFER数据，并判断测试是否正确或通过，同时能通过编程口接受上机位的用户指令；

2、ROM Buffer(只读存储器缓存，Read-Only Memory Buffer)：只读buffer，其内部数据输送给输出接口Yo或者双向接口Zb；

3、RAM Buffer(随机存取存储器缓存，Random Access Memory Buffer)：可写buffer，其内部数据由输入接口Xi或者双向接口Zb写入；

其中，ROM Buffer、RAM Buffer外设地址映射表：不同范围地址映射不同外设。

本实施例中，可以利用上位机通过CPM对ROM Buffer、RAM Buffer的地址映射表进行配置，配置完后可以断开。另外，本实施例中双向接口Zb可以为CAN(控制器局域网络，Controller Area Network)通信接口。

其中，CPM可以通过编程接口，接收上机位发送的用户配置指令，并更新ROMBUFFER\RAM BUFFER地址映射表以及ROM BUFFER的内容，同时能够读取ROM BUFFER\RAMBUFFER内容，并根据预先建立的外设映射表规则，判断测试是否正确或通过。其中，判断机制也可交由上位机完成，即由上机位判断第一ROM BUFFEER和第一第一RAM BUFFEER中的测试数据是否满足预设条件。上位机：即是用户编程工具，通过上位机可配置地址映射表以及写入ROM BUFFER数据，读取BUFFER数据等，或对***进行扫描自检。上位机可标配或选配，使用时，可连接，可不连接。

例如，本实施例中对ROM Buffer、RAM Buffer的配置如下：

测试***：

第一ROM BUFFEER配置如下：

地址0x01(1byte)：隐射到Do1～Do8状态(0为低电平、1为高电平，或者1为低电平、0为高电平)，其对应于第一地址；

地址0x18～0x1F(8byte)：对应第一双向接口一帧发送的数据内容；其对应于第二地址第一RAM BUFFEER配置如下：

地址0x01(1byte)：保存Di1～Di8状态(0为低电平、1为高电平或者1为低电平、0为高电平)，其对应于第三地址

地址0x18～0x1F(8byte)：对应第一双向接口一帧接收的数据内容；其对应于第四地址；

测试***还可以包括其他接口，因为在此实施例中不被用到，因此不做专门配置。

被测设备：

第二ROM BUFFEER配置如下：

地址0x01(1byte)：保存Do1～Do8状态，同时隐射到Do1～Do8状态(0为低电平、1为高电平或者1为低电平、0为高电平)，其对应于第九地址；

地址0x18～0x1F(8byte)：映射到第二RAM BUFFEER的地址0x18～0x1F，对应第二双向接口一帧发送的数据内容；其对应于第十地址；

第二RAM BUFFEER配置如下：

地址0x01(1byte)：保存Di1～Di8状态(0为低电平、1为高电平或者1为低电平、0为高电平)，其对应于第七地址；

地址0x18～0x1F(8byte)：对应第二双向接口一帧接收的数据内容；其对应于第八地址。

本实施例提供的技术方案，测试***和被测设备都采用双缓存架构，能够加快数据读写速度，进一步提升测试效率。

实施例九

本实施例中，测试***和被测设备的接口可以抽象为三类：输入接口Xi(如数字量输入，模拟量输入等)、输出接口Yo(如数字量输出，模拟量输出等)、双向接口Zb(通信接口等)。

测试***与被测设备连接关系为：输入接口连接对方输出接口，输出接口连接对方输入接口，双向接口互联。

本实施例中，可以利用上位机对输入接口Xi、输出接口Yo和双向接口Zb进行配置，配置完后可以断开。另外，本实施例中双向接口Zb可以为CAN(控制器局域网络，ControllerArea Network)通信接口。

在上一实施例的基础上，所述第一输出接口Yo实时从第一ROM BUFFER的地址0x01读出数据，并实时输出出去；

所述第一输入接口Xi还实时接收数据，实时将接收到的数据写入第一RAM BUFFER的地址0x01；

所述第一双向接口Zb实时从第一ROM BUFFER的地址0x18～0x1F读出数据，并实时输出出去；同时实时接收数据，实时将接收到的数据写入第一RAM BUFFER的地址0x18～0x1F；

所述第二CPM，还用于通过所述第二编程口接收所述上机位的命令对第二输出接口Yo、第二输入接口Xi和第二双向接口Zb进行配置；

所述第二输入接口Xi实时接收数据，实时将接收到的数据写入第二RAM BUFFER的地址0x01；

所述第二输出接口Yo实时从第二ROM BUFFER的地址0x01读出数据，并实时输出出去；

所述第二双向接口Zb实时从第二ROM BUFFER的地址0x18～0x1F读出数据，并实时输出出去；同时实时接收数据，实时将接收到的数据写入第二RAM BUFFER的地址0x18～0x1F。

具体而言，测试过程为：

Step1：测试***的Do从第一ROM BUFFEER中0x01读取内容，并刷新Do1～Do8状态，进行输出；

Step2：被测设备的Di1～Di8读取状态，并写入被测设备的第二RAM BUFFEER中地址0x01；

Step3：被测设备的Do从第二RAM BUFFEER中0x01读取内容，并刷新Do1～Do8状态，进行输出；

Step4：测试***的Di1～Di8读取状态，并写入测试***的第一RAM BUFFEER中0x01；

Step5：测试***的CAN通信接口从第一ROM BUFFEER中0x18～0x1F读取内容，并通过CAN通信接口发送，同时将CAN通信接口接收的一帧数据写入第一RAM BUFFEER中0x18～0x1F；

Step6：被测设备的CAN通信接口接收的一帧数据写入第二RAM BUFFEER中0x18～0x1F，并从第二ROM BUFFEER中0x18～0x1F读取内容，通过CAN通信接口发送；

Step7：测试***的第一CPM在预设时间，例如20ms后，测试***的第一CPM在预设时间，例如20ms后，读取第一ROM BUFFEER地址0x01数据与第一RAMBUFFEER地址0x01数据，并进行比较；读取第一ROM BUFFEER地址0x18～0x1F数据与第一RAM BUFFEER地址0x18～0x1F数据，并进行比较，如果都相等，测试通过；如果不相等，测试不通过。

本实施例提供的技术方案，测试***和被测设备都采用双缓存架构，能够加快数据读写速度，进一步提升测试效率。

实施例十

本发明实施例还提供了一种测试方法，应用于上述任一项所述的测试***。

图5为本发明一实施例提供的一种测试方法的流程示意图，如图5所述，该方法包括：

步骤501，第一接口模块从第一缓存中读取第一待测数据，并发送给被测设备，以及从该被测设备接收第二待测数据，并缓存到该第一缓存；

步骤502，当该第一待测数据和该第二待测数据满足预设条件时，第一中央处理模块确定该被测设备的数据传输测试成功。

本发明上述实施实施例相对于现有技术而言，提供了一种全新架构的测试***，只需要通过在测试***写入预设条件和待测数据就可以对被测设备进行自动测试，测试效率较高。

另外，针对不同测试条件和待测数据要求的被测设备，也不再需要定制开发不同的测试程序，只需要在测试***写入满足要求的条件和待测数据就可以进行测试，能够大大提升板级测试效率。

本领域技术人员可以理解，实现上述实施例方法中的控制单元的操作是可以通过程序来指令相关的硬件(传感器)来完成，该程序存储在一个存储介质中，包括若干指令用以使得一个设备(可以是单片机，芯片等)或处理器(processor)执行本申请各个实施例中控制单元执行的操作。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-OnlyMemory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

本领域的普通技术人员可以理解，上述各实施例是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (9)

1.一种测试***，其特征在于，包括：

相互连接的第一中央处理模块、第一缓存和第一接口模块；所述第一接口模块连接被测设备；

所述第一接口模块，用于从第一缓存中读取第一待测数据，并发送给被测设备，以及从所述被测设备接收第二待测数据，并缓存到所述第一缓存；

所述第一中央处理模块，用于当所述第一待测数据和所述第二待测数据满足预设条件时，确定所述被测设备的数据传输测试成功；

其中，所述第一缓存包括第一只读存储器缓冲区ROM Buffer和第一随机存取存储器缓冲区RAM Buffer；

所述第一接口模块包括：第一输出接口、第一输入接口和第一双向接口；

所述被测设备包括：第二输出接口、第二输入接口和第二双向接口；

所述第一输出接口连接所述第二输入接口，第一输入接口输入连接所述第二输出接口，所述第一双向接口连接所述第二双向接口；

所述第一待测数据包括第一数字量数据和第一模拟量数据；所述第二待测数据包括第二数字量数据和第二模拟量数据；

所述第一ROM Buffer，用于保存所述第一待测数据；

所述第一输出接口，用于从所述第一ROM Buffer读取所述第一数字量数据，并发送给被测设备的第二输入接口；

所述第一输入接口，用于从所述被测设备的第二输出接口接收所述第二数字量数据，并缓存到所述第一RAM Buffer；

所述第一双向接口，用于从所述第一ROM Buffer读取所述第一模拟量数据，并发送给所述第二双向接口；还用于从所述第二双向接口接收所述第二模拟量数据，并缓存到所述第一RAM Buffer；

所述第一中央处理模块，具体用于当所述第一数字量数据和所述第二数字量数据以及第一模拟量数据和第二模拟量数据满足预设条件时，确定所述被测设备的数据传输测试成功；

其中，所述被测设备被配置为当通过所述第二输入接口接收到所述第一数字量数据时，将所述第一数字量数据缓存到本地的第二缓存中；将所述第二缓存中缓存的数字量数据和/或取反作为第二数字量数据通过所述第二输出接口输出；当通过所述第二双向接口接收到所述第一模拟量数据时，将所述第一模拟量数据缓存到本地的第二缓存中，将所述第二缓存中缓存的模拟量数据作为第二模拟量数据通过所述第二双向接口发送。

2.根据权利要求1所述的测试***，其特征在于，

所述被测设备被配置为当接收到所述第一待测数据时，将所述第一待测数据缓存到本地的第二缓存中，然后再根据所述第二缓存中缓存的数据确定第二待测数据，将所述第二待测数据发送给所述第一接口模块。

3.根据权利要求2所述的测试***，其特征在于，

当所述第一待测数据包括第一数字量数据和第一模拟量数据，所述第二待测数据包括第二数字量数据和第二模拟量数据时，所述预设条件包括以下之一：

条件一：所述第一缓存中的所述第一数字量数据和所述第二数字量数据相同且所述第一模拟量数据和所述第二模拟量数据相同；

条件二：所述第一缓存中的所述第一数字量数据和所述第二数字量数据相反且所述第一模拟量数据和所述第二模拟量数据相同；

条件三：所述第二待测数据包括连续两个第二数字量数据和一个第二模拟量数据，所述第一缓存中的第一数字量数据与所述第二待测数据中的前一个第二数字量数据相同但与后一个第二数字量数据相反，且所述第一模拟量数据和所述第二模拟量数据相同；

条件四：所述第二待测数据包括连续两个第二数字量数据和一个第二模拟量数据，所述第一缓存中的第一数字量数据与所述第二待测数据中的前一个第二数字量数据相反但与后一个第二数字量数据相同，且所述第一模拟量数据和所述第二模拟量数据相同；

或者，当所述第一待测数据包括第一通信数据，所述第二待测数据包括第二通信数据时，所述预设条件包括以下至少之一：

条件五：所述第一缓存中的所述第一通信数据和所述第二通信数据相同；

条件六：所述第一通信数据和所述第二通信数据的校验值和/或编码方式相同。

4.根据权利要求3所述的测试***，其特征在于，

当所述预设条件为条件一时，所述被测设备被配置为直接将所述第二缓存中缓存的数字量数据作为第二数字量数据，将所述第二缓存中缓存的模拟量数据作为第二模拟量数据；

当所述预设条件为条件二时，所述被测设备被配置为将所述第二缓存中缓存的数字量数据取反作为第二数字量数据，将所述第二缓存中缓存的模拟量数据作为第二模拟量数据；

当所述预设条件为条件三时，所述被测设备被配置为将所述第二缓存中缓存的数字量数据作为前一个第二数字量数据，再将所述第二缓存中缓存的数字量数据取反作为后一个第二数字量数据，将所述第二缓存中缓存的模拟量数据作为第二模拟量数据；

当所述预设条件为条件四时，所述被测设备被配置为将所述第二缓存中缓存的数字量数据取反作为前一个第二数字量数据，再将所述第二缓存中缓存的数字量数据作为后一个第二数字量数据，将所述第二缓存中缓存的模拟量数据作为第二模拟量数据。

5.根据权利要求1所述的测试***，其特征在于，

所述第一ROM Buffer中的第一地址用于缓存第一数字量数据，第二地址用于缓存第一模拟量数据；

所述第一RAM Buffer中的第三地址用于缓存第二数字量数据，第四地址用于缓存第二模拟量数据；

所述第一输出接口，具体用于从所述第一ROM Buffer中的第一地址读取所述第一数字量数据，并发送给被测设备的第二输入接口；

所述第一输入接口，具体用于从所述被测设备的第二输出接口接收所述第二数字量数据，并缓存到所述第一RAM Buffer的第三地址中；

所述第一双向接口，用于从所述第一ROM Buffer中的第二地址读取所述第一模拟量数据，并发送给所述第二双向接口；还用于从所述第二双向接口接收所述第二模拟量数据，并缓存到所述第一RAM Buffer的第四地址中；

所述第一中央处理模块，具体用于当所述第一ROM Buffer中的第一地址中的第一数字量数据与所述第一RAM Buffer的第三地址中的第二数字量数据以及所述第一ROM Buffer中的第二地址中的第一模拟量数据与所述第一RAM Buffer的第四地址中的第二模拟量数据满足预设条件时，确定所述被测设备的数据传输测试成功。

6.根据权利要求1所述的测试***，其特征在于，

所述第二缓存为第二RAM Buffer；

所述第二RAM Buffer中的第五地址用于保存所述第二输入接口接收的第一数字量数据，第六地址用于保存所述第二双向接口接收的第一模拟量数据；

所述第二输出接口，用于根据所述第五地址保存的数字量数据确定第二数字量数据，并发送给所述第一输入接口；

所述第二双向接口，用于根据所述第六地址保存的模拟量数据确定第二模拟量数据，并发送给所述第一双向接口。

7.根据权利要求1所述的测试***，其特征在于，

所述第二缓存包括第二ROM Buffer和第二RAM Buffer；

所述第二RAM Buffer中的第七地址用于保存所述第二输入接口接收的第一数字量数据，第八地址用于保存所述第二双向接口接收的第一模拟量数据；将所述第七地址中的数字量数据映射到第二ROM Buffer中的第九地址，将第八地址中的模拟量数据映射到第二ROM Buffer中的第十地址；

所述第二输出接口，用于根据所述第九地址的数字量数据确定第二数字量数据，并发送给所述第一输入接口；

所述第二双向接口，用于根据所述第十地址的模拟量数据确定第二模拟量数据，并发送给所述第一双向接口。

8.根据权利要求1所述的测试***，其特征在于，

所述第一中央处理模块，还用于连接上机位，根据上机位的命令配置所述预设条件，以及将所述第一待测数据写入所述第一缓存。

9.一种测试方法，其特征在于，应用于权利要求1-8任一项所述的测试***；该方法包括：

所述第一接口模块从第一缓存中读取第一待测数据，并发送给被测设备，以及从所述被测设备接收第二待测数据，并缓存到所述第一缓存；

当所述第一待测数据和所述第二待测数据满足预设条件时，所述第一中央处理模块确定所述被测设备的数据传输测试成功。