CN110838440A - 用于衬底薄化的方法及*** - Google Patents

用于衬底薄化的方法及*** Download PDF

Info

Publication number
CN110838440A
CN110838440A CN201811276150.XA CN201811276150A CN110838440A CN 110838440 A CN110838440 A CN 110838440A CN 201811276150 A CN201811276150 A CN 201811276150A CN 110838440 A CN110838440 A CN 110838440A
Authority
CN
China
Prior art keywords
chuck
thinning
liquid
conductive
die
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811276150.XA
Other languages
English (en)
Inventor
茅一超
张进传
卢思维
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN110838440A publication Critical patent/CN110838440A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/6715—Apparatus for applying a liquid, a resin, an ink or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/27—Work carriers
    • B24B37/30—Work carriers for single side lapping of plane surfaces
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B57/00—Devices for feeding, applying, grading or recovering grinding, polishing or lapping agents
    • B24B57/02—Devices for feeding, applying, grading or recovering grinding, polishing or lapping agents for feeding of fluid, sprayed, pulverised, or liquefied grinding, polishing or lapping agents
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H01L21/566—Release layers for moulds, e.g. release layers, layers against residue during moulding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67126—Apparatus for sealing, encapsulating, glassing, decapsulating or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6838—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping with gripping and holding devices using a vacuum; Bernoulli devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68735—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by edge profile or support profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73209—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

提供一种对衬底进行薄化的方法及***。所述方法包括至少以下步骤。在卡盘与设置在所述卡盘上的衬底之间的界面处提供液体密封。在提供所述液体密封期间对所述衬底进行薄化。

Description

用于衬底薄化的方法及***
技术领域
本发明的实施例是有关于一种用于衬底薄化的方法及***。
背景技术
半导体装置被用于例如个人计算机、手机、数码相机、及其他电子装置等各种电子应用中。随着对缩小电子装置的需求的增长，需要更小且更具创造性的半导体管芯封装技术。因此，已开始开发例如晶片级封装(wafer level packaging，WLP)等封装。举例来说，通过在提前形成的层及结构之上依序形成各种材料层及结构来制作半导体装置。由于不同材料的热膨胀系数(coefficient of thermal expansion，CTE)不同，因此在制作工艺期间的热问题可能导致半导体装置翘曲。
此外，在对半导体装置的制造中，执行研磨工艺(grinding process)以减小的结构的厚度。随着半导体装置的最终厚度缩小，因研磨工艺造成的损害问题变得更为突出。举例来说，在传统研磨工艺中，结构的边缘处可能由于翘曲而出现真空泄露(vacuumleakage)。另外，研磨工艺可能造成具有不可接受的总厚度变异量(total thicknessvariation，TTV)的研磨表面。此外，具有较小厚度的待薄化结构在其周边处翘曲且变得易于在研磨期间破裂。此外，可能出现过度研磨(over-grinding)而对结构的一部分造成损害，由此导致良率损失(yield loss)。因此，需要一种对半导体装置进行薄化的方法及***。
发明内容
根据一些实施例，提供一种对衬底进行薄化的制造方法。所述方法包括至少以下步骤。在卡盘与设置在所述卡盘上的衬底之间的界面处提供液体密封。在提供所述液体密封期间对所述衬底进行薄化。
根据一些实施例，提供一种对半导体结构进行薄化的制造方法。所述方法包括至少以下步骤。形成半导体结构，其中所述半导体结构包括第一半导体管芯及包封所述第一半导体管芯的第一绝缘包封体。将所述半导体结构放置在支撑总成上，其中所述支撑总成包括卡盘及组装在所述卡盘上的第一液体供应单元。使用由所述第一液体供应单元提供的第一液体填充所述卡盘与所述半导体结构之间的间隙。在提供所述第一液体期间，对所述半导体结构进行薄化。
根据一些实施例，一种对衬底进行薄化的***包括：卡盘，包括承载表面；以及第一液体供应单元，组装在所述卡盘上。所述第一液体供应单元包括：排放导管，倾斜地朝所述卡盘设置，其中所述排放导管输送液体，所述液体从所述排放导管的至少一个排放口朝所述卡盘的所述承载表面流动以密封所述衬底与所述承载表面之间的界面。
附图说明
结合附图阅读以下详细说明，会最好地理解本发明实施例的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A到图1H是根据本发明一些示例性实施例的半导体装置的制造方法中的各种阶段的示意性剖视图。
图2是根据本发明一些示例性实施例的图1B或图1E中所绘示结构的示意性立体图。
图3A到图3G是根据本发明一些示例性实施例的对衬底进行薄化的制造方法中的各种阶段的示意性剖视图。
图4是根据本发明一些示例性实施例的图3B中所绘示虚线框A的示意性俯视图。
图5及图6是示出根据本发明一些示例性实施例的对衬底进行薄化的***的液体供应源的示意性剖视图。
图7是根据本发明一些示例性实施例的图3C中所绘示虚线框B的示意性立体图。
图8是根据本发明一些示例性实施例的图3C中所绘示虚线框C的示意性放大剖视图。
图9是示出根据本发明一些示例性实施例的薄化装置的示意性仰视图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件、值、操作、材料、排列等的具体实例以简化本发明。当然，这些仅为实例而非旨在进行限制。预期存在其他组件、值、操作、材料、排列等。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本发明可能在各种实例中重复使用参考编号及/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。空间相对性用语旨在除图中所绘示取向外还囊括装置在使用或操作中的不同取向。设备可具有另外的取向(旋转90度或其他取向)且本文中所使用的空间相对性描述语可同样相应地进行解释。
另外，为易于说明，本文中可能使用例如“第一”、“第二”等用语来阐述图中所示出的相似或不同的元件或特征且可依据存在的次序或说明的上下文而互换地使用。
图1A到图1H是根据本发明一些示例性实施例的半导体装置的制造方法中的各种阶段的示意性剖视图，图2是根据本发明一些示例性实施例的图1B或图1E中所绘示结构的示意性立体图。参照图1A，在衬底载体50上设置多个第一管芯110。在一些实施例中，衬底载体50是玻璃载体、陶瓷载体等。在一些其他实施例中，衬底载体50是上面未形成集成电路的空白硅晶片。可通过离型层(release layer)52将第一管芯110粘着在衬底载体50上。离型层52的材料可为适合于结合衬底载体50及将衬底载体50从随后形成在衬底载体50上的结构剥离的任何材料。举例来说，离型层52包括光热转换(light-to-heat-conversion，LTHC)离型涂层及相关联粘着剂层(例如紫外线可固化粘着剂(ultra-violet curableadhesive)或热可固化黏着层(heat curable adhesive layer))等。
第一管芯110可为从装置晶片锯切出且被选择成结合到衬底载体50上的已知良好管芯(known-good-die)。第一管芯110可在衬底载体50上彼此间隔开。在一些实施例中，第一管芯110是包括有源装置(例如晶体管；未示出)的管芯。在一些实施例中，第一管芯110中的每一者可包括导电柱112及覆盖导电柱112的保护层114。导电柱112的至少一部分被保护层114暴露出以形成扇出型连接(fan-out connection)。导电柱112可预先形成在第一管芯110中。在一些实施例中，导电柱112包括第一子集及排列在第一子集旁边的第二子集。具有不同布线密度的设计可能导致导电柱112的第一子集与第二子集之间的大小差异。举例来说，属于第一子集的每一导电柱112的大小(例如宽度或直径等)小于导电柱112的第二子集的大小。导电柱112的第一子集的布线密度可大于导电柱112的第二子集。举例来说，属于第一子集的导电柱112之间具有较紧密的间隔以实现进一步的细间距电连接(例如图1D中所示第二管芯150的连接)。属于第二子集的导电柱112之间可具有宽松的排列以实现进一步的粗间距电连接(例如图1D中所示导电连接件140的连接)。在一些实施例中，第一管芯110以平行方式排列，所述两个相邻的第一管芯110中的一者的导电柱112的第一子集设置在第一管芯110的靠近于所述两个相邻的第一管芯110中的另一者的侧处，并且所述两个相邻的第一管芯110中的所述一者的导电柱112的第二子集设置在第一管芯110的远离所述两个相邻的第一管芯110中的所述另一者的相对侧处。在一些替代性实施例中，根据设计要求，导电柱112的第一子集与第二子集被形成为具有相同的大小及/或相同的布线密度。举例来说，导电柱112包括电耦合到第一管芯110中的有源装置的铜柱、铜合金柱或其他适合的金属柱。保护层114可由聚苯并恶唑(polybenzoxazole，PBO)、聚酰亚胺(polyimide，PI)、任何适合的聚合物或无机材料制成。应理解，在所有图中，对第一管芯110及其他组件的示例是示意性的且并非按比例绘示。
参照图1B及图2，在衬底载体50之上形成第一绝缘材料120’。举例来说，在第一管芯110之间及第一管芯110之上的空间中填充第一绝缘材料120’以形成第一结构S1。在一些实施例中，如图2中所示，可将第一结构S1视作重组晶片(reconstituted wafer)。在一些实施例中，第一绝缘材料120’是通过进行模塑工艺(molding process)及随后进行固化工艺(curing process)而形成的模塑化合物。举例来说，对第一绝缘材料120’进行包覆模塑(over-mold)以包封第一管芯110。第一管芯110的导电柱112及保护层114不会被显露出而是被第一绝缘材料120’很好地保护住。第一绝缘材料120’可包括环氧树脂或其他适合的介电材料。在一些实施例中，对第一绝缘材料120’进行热处理(例如固化工艺)造成第一结构S1的弯折(bowing)及翘曲(warpage)。
参照图1C，执行薄化工艺以移除第一绝缘材料120’的一部分从而形成第一绝缘包封体120。举例来说，在形成第一绝缘材料120’之后，将第一结构S1传送到下一站以进行薄化。可减小第一绝缘材料120’的厚度以显露出第一管芯110的导电柱112的至少一部分。在一些实施例中，通过机械研磨工艺及/或化学机械抛光(chemical mechanical polishing，CMP)工艺来研磨第一绝缘材料120’。在一些实施例中，对第一绝缘材料120’进行薄化直到暴露出导电柱112的顶表面及保护层114的顶表面为止。在一些实施例中，在薄化工艺期间，不仅第一绝缘材料120’被薄化，而且导电柱112及/或保护层114的一些部分也被略微薄化。在对第一结构S1进行薄化之后，第一绝缘包封体120的顶表面120a可实质上与第一管芯110的顶表面110a共面。在暴露出导电柱112之后，可形成扇出型电连接以电连接导电柱112。举例来说，扇出型连接是延伸到比第一管芯110的区域大的区域的电连接。随后将伴同图3A到图3G来阐述对薄化工艺的详细说明。
参照图1D，在第一绝缘包封体120的顶表面120a及第一管芯110的顶表面110a上形成第一重布线结构130及导电连接件140以电耦合到第一管芯110。接着，在第一重布线结构130上安装第二管芯150。举例来说，可在第二管芯150旁边形成导电连接件140。第一重布线结构130可包括彼此堆叠的第一介电层132与第一图案化导电层134。举例来说，使用例如旋转涂布工艺(spin-on coating process)、沉积工艺(deposition process)等任何适合的方法在第一绝缘包封体120的顶表面120a及第一管芯110的顶表面110a之上形成介电材料(例如PBO、PI、苯并环丁烯(benzocyclobutene，BCB)或其他电绝缘材料)。接下来，移除介电材料的一部分以形成具有多个开口(未标记)的第一介电层132。第一介电层132的开口暴露出第一管芯110的导电柱112的至少一部分。接下来，在第一介电层132的开口中及第一介电层132之上沉积导电材料(例如铜、铜合金、铝、铝合金或其组合)。随后，使用光刻(lithography)或其他适合的技术将导电材料图案化以形成第一图案化导电层134。第一图案化导电层134的形成在第一介电层132的开口中的所述部分实体接触第一管芯110的导电柱112。在一些实施例中，可多次执行上述步骤以获得如电路设计所需要的多层式重布线结构。即，第一介电层132及第一图案化导电层134的数目可基于需求来选择且在本发明的实施例中不受限制。
在形成第一重布线结构130之后，可在第一重布线结构130上形成导电连接件140。举例来说，可通过以下方式形成导电连接件140：形成具有开口的掩模图案(未示出)，其中所述掩模图案覆盖第一重布线结构130的一部分且所述掩模图案的所述开口暴露出第一图案化导电层134的另一部分；通过电镀(electroplating)或沉积形成导电材料以填充所述开口从而形成导电连接件140；接着移除所述掩模图案。在某些实施例中，导电连接件140是集成扇出型(integrated fan-out，InFO)穿孔。在形成导电连接件140之后，使用例如倒装芯片技术(flip-chip technique)及/或表面安装技术(surface mount technique)在第一重布线结构130上提供并安装第二管芯150。第二管芯150的数目可基于需求来选择且在本发明的实施例中不受限制。举例来说，第二管芯150包括半导体衬底152、嵌置在半导体衬底152中的一个或多个硅穿孔(through silicon via，TSV)154以及设置在半导体衬底152的顶表面150a上的连接垫156。在一实施例中，半导体衬底152可为硅衬底，所述硅衬底包括形成于所述硅衬底中的有源组件(例如二极管、晶体管等)及无源组件(例如电阻器、电容器、电感器等)。在一些实施例中，TSV 154中的每一者的一个端部连接到连接垫156中的一者且TSV154的相对端部嵌置在半导体衬底152中。
在一些实施例中，通过在第二管芯150与第一重布线结构130之间形成多个导电接点160将第二管芯150结合到第一重布线结构130。举例来说，导电接点160是由焊料材料制成。第二管芯150通过第一重布线结构130与第一管芯110电连通。在一些实施例中，在第二管芯150的顶表面150a与第一重布线结构130之间形成底部填充材料UF，并且在导电接点160周围分配底部填充材料UF。举例来说，底部填充材料UF设置在第一重布线结构130上且沿侧向包覆导电接点160以对导电接点160提供结构性支撑及保护。在一些实施例中，如图1D中所示，底部填充材料UF覆盖第二管芯150的顶表面150a及侧壁，并且暴露出第二管芯150的底表面。
参照图1E及图2，在安装第二管芯150之后，在第一重布线结构130之上形成第二绝缘材料170’。举例来说，第二绝缘材料170’至少填充导电连接件140、第二管芯150及底部填充材料UF之间的间隙。在一些实施例中，将导电连接件140、第二管芯150及底部填充材料UF包封在第二绝缘材料170’中以形成如图2中所示的第二结构S2。第二绝缘材料170’的材料及形成工艺可与第一绝缘材料120’的材料及形成工艺相同或相似，为简洁起见不再予以赘述。在一些替代性实施例中，省略底部填充材料UF并使用模塑底部填充(moldedunderfill，MUF)工艺形成第二绝缘材料170’。举例来说，使用MUF材料作为第二绝缘材料170’，MUF材料可在第二管芯150之下且环绕导电连接件140提供底部填充，并可对第二结构S2提供保护性的包覆模塑。在一些实施例中，在形成第二绝缘材料170’之后，由于不同材料的热膨胀系数不同，因此第二结构S2可能在边缘(图1E中未示出)处向上弯折(或翘曲)。
参照图1F，对第二结构S2执行薄化工艺以移除第二绝缘材料170’的一部分，从而形成第二绝缘包封体170。随后将伴同图3A到图3G来阐述对薄化工艺的详细说明。在一些实施例中，将第二绝缘材料170’薄化直到暴露出导电连接件140的顶表面140a为止。在一些实施例中，在薄化工艺期间，不仅第二绝缘材料170’被薄化，而且导电连接件140及/或第二管芯150的半导体衬底152的一些部分也被略微薄化。举例来说，在对第二结构S2进行薄化之后，移除半导体衬底152的一部分且可通过第二管芯150的底表面150b以能够触及的方式显露出嵌置在半导体衬底152中的TSV 154的端部。在一些实施例中，第二管芯150的所述两个相邻的TSV 154之间的间距可小于所述两个相邻的导电连接件140之间的间距。每一导电连接件140的大小(例如宽度或直径等)可大于第二管芯150的每一TSV 154的大小。在一些实施例中，在执行薄化工艺之后，第二绝缘包封体170的顶表面170a实质上与第二管芯150的底表面150b及导电连接件140的顶表面140a共面。
参照图1G，在第二绝缘包封体170的顶表面170a、第二管芯150的底表面150b及导电连接件140的顶表面140a之上形成第二重布线结构180及导电端子190。第二重布线结构180可包括彼此堆叠的第二介电层182与第二图案化导电层184。第二介电层182及第二图案化导电层184的数目在本发明的实施例中不受限制。第二重布线结构180的材料及形成工艺可与第一重布线结构130的材料及形成工艺相似，并简化了详细说明。举例来说，在第二绝缘包封体170的顶表面170a、第二管芯150的底表面150b及导电连接件140的顶表面140a上形成包括多个开口(未标记)的第二介电层182。第二介电层182的开口可暴露出导电连接件140的至少一部分及/或第二管芯150的TSV 154的至少一部分。接下来，在第二介电层182的开口中且在第二介电层182上形成第二图案化导电层184。在一些实施例中，可将一个或多个介电材料层笼统地表示成第二介电层182且将各种导电特征(例如导电线、导电接垫及/或导电通孔)笼统地表示成第二图案化导电层184。在一些实施例中，可在第二图案化导电层184的最顶层的顶表面中的一些部分上形成多个导电接垫(未标记)以与随后形成的组件电连接。举例来说，导电接垫包括用于植球工艺的球下金属(under-ball metallurgy，UBM)图案。
在形成第二重布线结构180之后，在第二重布线结构180上形成导电端子190以实现外部电连接。在一些实施例中，使用植球工艺、镀覆工艺或其他适合的工艺在第二重布线结构180的第二图案化导电层184上设置导电端子190。导电端子190包括焊球、球栅阵列封装(ball grid array，BGA)球或其他端子，但并非仅限于此。也可根据设计要求使用其他可能形式及形状的导电端子190。在一些实施例中，可选择性地执行焊接工艺(solderingprocess)及回焊工艺(reflow process)以增强导电端子190与第二重布线结构180之间的粘着性。在形成导电端子190之后，可移除衬底载体50以暴露出第一管芯110及第一绝缘包封体120。举例来说，通过剥离工艺(de-bonding process)拆卸衬底载体50。在一些实施例中，对离型层52施加外部能量(例如UV激光、可见光或热量)以使衬底载体50可从第一管芯110及第一绝缘包封体120分离。
参照图1H，在移除衬底载体50之后，可沿切割线(未示出)执行单体化(或切割)工艺以形成多个各别的且分离的半导体装置10。单体化工艺可包括机械锯切(mechanicalsawing)或激光切割(laser cutting)。
图3A到图3G是根据本发明一些示例性实施例的对衬底进行薄化的制造方法中的各种阶段的示意性剖视图，图4是根据本发明一些示例性实施例的图3B中所绘示虚线框A的示意性俯视图。根据各种实施例提供一种对衬底进行薄化的方法。应知，图1A到图1H中所述的半导体装置10的形成是作为实例使用。根据本文中实施例的薄化方法可用于在各种形成阶段处对其他类型的对象进行薄化，所述各种形成阶段为例如对半导体晶片进行的背侧研磨、对晶片级或芯片级半导体封装进行的薄化等。还应注意，在以下示例性实施例中阐述图1B中所示第一结构S1的薄化工艺。可通过相似的薄化步骤对图1E中所示第二结构S2进行薄化。
参照图3A到图3B和图4以及图1B及图2，在形成第一结构S1之后，可使用晶片传送***40将第一结构S1运输到另一工作台(working stage)。举例来说，晶片传送***40包括固持装置42(例如机械臂)。在一些实施例中，在固持装置42中提供真空管线(未示出)，以使固持装置42可通过真空吸附将第一结构S1固持在固持装置42上。晶片传送***40可以用其他可稳定地将第一结构S1固持在其上的适合方式来固定及运输所述结构。第一结构S1包括前侧FS及与FS相对的背侧BS。举例来说，图1B中所示第一结构S1的第一绝缘材料120’位于前侧FS处，衬底载体50位于背侧BS处。在一些实施例中，如图3A中所示，首先将晶片传送***40定位到所述台上的第一结构S1以进行运输。接下来，从所述台拾取第一结构S1。举例来说，如图3B中所示，通过固持装置42稳定地固持第一结构S1的前侧FS，接着将第一结构S1运输到下一站以进行薄化。
继续参照图3B及图4，用于进行薄化的***20包括支撑总成200。支撑总成200包括卡盘(chuck)210及组装在卡盘210上的第一液体供应单元220。包括承载表面CS的卡盘210用于支撑及固定放置在卡盘210上的第一结构S1。在处理期间，包括第一排放导管222的第一液体供应单元220将液体供应到第一结构S1。在一些实施例中，将第一液体供应单元220以可拆卸的方式组装到卡盘210的外周边上，由此使得能够方便进行替换及维修工作。在一些替代性实施例中，第一液体供应单元220与卡盘210是一体地形成。在一些实施例中，卡盘210包括基座212、框架部分214及吸持部分216。框架部分214及吸持部分216设置在基座212上。举例来说，基座212设置在卡盘210的底部处，框架部分214及吸持部分216设置在卡盘210的顶部处。在一些实施例中，卡盘210的顶表面积小于卡盘210的底表面积。在一些替代性实施例中，卡盘210的顶表面积实质上等于卡盘210的底表面积。在一些实施例中，基座212与框架部分214是一体地形成且框架部分214是基座212上的环形隔板。吸持部分216可呈盘形式(disc form)且固定在框架部分214内。吸持部分216可依据设计要求而呈其他形式。
卡盘210的吸持部分216可由多孔材料(例如聚合物、陶瓷等)或其他适合的材料制成。在一些实施例中，被框架部分214及基座212暴露出的吸持部分216的表面适以承载第一结构S1，因而吸持部分216的表面被视作卡盘210的承载表面CS。在一些其中待薄化对象具有相对较大的大小的替代性实施例中，吸持部分216的表面及环绕吸持部分216的所述表面的框架部分214的表面被视作卡盘210的承载表面CS。在一些实施例中，吸持部分216包括空气通道216a。举例来说，可将吸持部分216连接到真空***(未示出)。在将第一结构S1放置在卡盘210上之后且当卡盘210处于使用状态中时，可通过空气通道216a从吸持部分216内抽出空气，以使放置在卡盘210的承载表面CS上的第一结构S1可被吸持及固定。卡盘210可装备有用于固持放置在卡盘210上的结构的任何适合的固定机构。应注意，卡盘210的真空***仅充当用于固定第一结构S1的一种示例性方式，在其他实施例的范围内还虑及固定第一结构S1的其他适合方式(例如施加机械力)。应理解，在所有图中，对卡盘210及其他组件的示例是示意性的且省略了一些组件。举例来说，卡盘210可设置有旋转机构(例如转轴、电动机、控制器等；未示出)，由此使得能够围绕作为中心的吸持部分216的中心轴进行旋转。
在一些实施例中，第一液体供应单元220可啮合于卡盘210的基座212及/或框架部分214。举例来说，第一液体供应单元220是由非润湿材料(non-wetting material)(例如塑料、橡胶等)或其他适合的材料制成。在一些实施例中，第一液体供应单元220是安装在卡盘210的周边上的环形组件。举例来说，第一液体供应单元220附接在基座212的周边上且与框架部分214同心。第一液体供应单元220可为紧密配合到卡盘210的具有其他适合形状(例如矩形、多边形等)的边框(rim)。第一液体供应单元220的第一排放导管222可被设置成环绕卡盘210的框架部分214且朝承载表面CS倾斜。举例来说，第一排放导管222设置成与框架部分214的环形侧壁成一个倾斜的角度。在一些实施例中，承载表面CS所在的平面PL与第一排放导管222的倾斜轴线AX1相交而形成夹角θ1。夹角θ1可介于约10度到约80度范围内。在一些替代性实施例中，平面PL实质上平行于第一排放导管222的轴线AX1。
第一排放导管222适以将从第一排放导管222的排放口222a排出的液体朝卡盘210的承载表面CS输送。第一排放导管222的排放口222a的外直径(或宽度)介于约1毫米(mm)到约4mm范围内。在一些实施例中，第一液体供应单元220包括多个第一排放导管222且第一排放导管222中的每一者具有排放口222a(即开口)。第一排放导管222的排放口222a可围绕卡盘210的框架部分214均匀地分布。举例来说，第一排放导管222的排放口222a设定为以实质上相等的间隔IN隔开的方式，以呈现更均匀的液体供应。在一些替代性实施例中，相邻的排放口222a以不同的间隔IN间隔开。在一些实施例中，如图4中所示，第一排放导管222的排放口222a环绕卡盘210的承载表面CS沿圆周分布。应注意，图4中所示圆形的排放口222a仅充当实例，可应用第一排放导管222的其他形状的排放口(例如方形、椭圆形、矩形等)。在一些实施例中，第一液体供应单元220的表面220a(例如排放口222a所在的表面)实质上与卡盘210的承载表面CS齐平。
在一些替代性实施例中，第一液体供应单元220的表面220a与卡盘210的承载表面CS不处于相同的水平高度。举例来说，第一液体供应单元220的表面220a依据设计要求而略微高于或低于卡盘210的承载表面CS。在一些实施例中，排放口222a(或第一排放导管222)的数目等于或大于16。可依据设计要求配置更多或更少数目的排放口222a(或第一排放导管222)，其在本发明的实施例中不受限制。
图5及图6是示出根据本发明一些示例性实施例的对衬底进行薄化的***的液体供应源的示意性剖视图。参照图5及图6并继续参照图3B，第一排放导管222包括垂直区段222b及与垂直区段222b连通的倾斜区段222c。在一些实施例中，第一液体供应单元220还包括与第一液体供应单元220的第一排放导管222连通的液体供应源230。液体控制***(例如泵浦、阀件、控制器等；未示出)可连接到液体供应源230及/或卡盘210及/或第一液体供应单元220以控制液体从液体供应源230输送、通过卡盘210并从第一液体供应单元220的排放口222a排出。在一些实施例中，液体供应源230是耦合到第一液体供应单元220的外部液体递送***。
在一些实施例中，如图5中所示，液体供应源230’包括主沟道232a及多个支沟道232b，主沟道232a设置在卡盘210的中心中，所述多个支沟道232b与主沟道232a连通且延伸跨越卡盘210以连接第一排放导管222的垂直区段222b。举例来说，液体供应源230的主沟道232a沿垂直方向设置在基座212的中心内。连接到主沟道232a的支沟道232b沿水平方向分布在基座212内且沿侧向穿透基座212。支沟道232b的数目可对应于第一排放导管222的数目。液体可通过主沟道232a向上输送(如图5中的箭头所示)且分布到支沟道232b；接下来，液体可从中心递送到卡盘210的基座212的周边，接着液体从卡盘210排出并流动到第一排放导管222的垂直区段222b中。随后，液体递送到倾斜区段222c并从排放口222a排出。
在一些实施例中，如图6中所示，液体供应源230”被拆分成多个管道(duct)234，所述管道234设置在卡盘210的基座212的周边处内。管道234的数目可对应于第一排放导管222的数目。管道234中的每一者可包括垂直区段234a、连接到第一排放导管222的垂直区段222b中的一者的水平区段234b以及连接到垂直区段234a及水平区段234b的转向区段234c。举例来说，液体可在垂直区段234a中向上输送(如图6中的箭头所示)到转向区段234c，接着输送到水平区段234b。液体随后从卡盘210排出并流动到第一排放导管222的垂直区段222b中。
图7是根据本发明一些示例性实施例的图3C中所绘示虚线框B的示意性立体图，图8是根据本发明一些示例性实施例的图3C中所绘示虚线框C的示意性放大剖视图。参照图7及图8并参照图3C，通过晶片传送***40将第一结构S1放置在支撑总成200的卡盘210上。举例来说，将第一结构S1放在卡盘210的承载表面CS上。在此步骤处，如图3C中所示，晶片传送***40的固持装置42仍固定第一结构S1的前侧FS，并且第一结构S1的背侧BS面朝卡盘210的吸持部分216。空气通道216a可被第一结构S1覆盖。在一些实施例中，如图7中所示，第一结构S1设置在卡盘210的吸持部分216上时，卡盘210的吸持部分216可被设置于其上的第一结构S1局部地暴露出，并且第一排放导管222的排放口222a环绕第一结构S1分布。在一些实施例中，在将第一结构S1放置在卡盘210上之后，第一结构S1的背侧BS局部地接触卡盘210的承载表面CS。第一结构S1的背侧BS与承载表面CS之间的界面IF的面积可小于第一结构S1的背侧BS的面积。如图8中所示，由于第一结构S1的边缘EG处的翘曲，因此在第一结构S1的边缘EG与卡盘210的承载表面CS之间可形成间隙G。
参照图3D，在将第一结构S1设置在卡盘210上之后，在卡盘210与第一结构S1之间的界面IF处提供液体密封(liquid seal)LS。举例来说，提供第一液体L1且第一液体L1沿侧向流动到第一结构S1的边缘EG以密封卡盘210与第一结构S1之间的间隙G(标记在图8中)。换句话说，卡盘210与第一结构S1之间的间隙G被由第一液体供应单元220提供的第一液体L1填充以密封第一结构S1与卡盘210的承载表面CS之间的界面IF。当第一液体供应单元220递送第一液体L1时，第一液体L1通过第一排放导管222向上流动并从表面220a上的排放口222a排出到第一结构S1的边缘EG，以使第一液体L1可在承载表面CS上持续地流动，以对第一结构S1与承载表面CS之间的界面IF提供密封。第一液体L1可为水、具有相对中性的pH的液体或不对第一结构S1造成损害的其他适合的流体。液体控制***(未示出)可基于设计要求调整由液体供应源230提供的流动的第一液体L1的压力及速度。
参照图3E，通过卡盘210对第一结构S1执行真空吸持VS(如虚线箭头所示)。真空使得第一结构S1牢固地固定到卡盘210的承载表面CS上。在一些实施例中，在提供液体密封LS之后执行真空吸持VS。在一些替代性实施例中，在设置第一结构S1之后且在提供液体密封LS之前执行真空吸持VS。举例来说，在支撑总成200的中心区中施加真空吸持VS，并且在支撑总成200的周边区中提供第一液体L1。当施加真空吸持VS时，第一液体L1的一部分可通过真空压力抽吸且可进入吸持部分216，并接着流到吸持部分216中的空气通道216a。在一些实施例中，在施加真空吸持VS且提供液体密封LS之后，可通过测量真空吸持压力来执行评估真空泄露的步骤。举例来说，如果第一结构S1的边缘EG被第一液体L1以适宜的方式密封，则可维持相对恒定的吸持压力，由此在第一结构S1的边缘EG处确保可靠的液体密封。
参照图3F，在施加真空吸持VS之后，移除晶片传送***40的固持装置42以释放第一结构S1，从而暴露出第一结构S1的前侧FS。举例来说，在提供液体密封LS之后，施加真空吸持VS并随后释放固持装置42。在一些替代性实施例中，当晶片传送***40到达处理站时，将固持在固持装置42上的第一结构S1放置在卡盘210的承载表面CS上且通过真空吸持VS对第一结构S1进行固定，接着通过释放对第一结构S1的前侧FS的真空吸附来移除固持装置42。在施加真空吸持VS期间，在第一结构S1的边缘EG处可能由于翘曲而出现真空泄露，因而提供第一液体L1以密封第一结构S1的所述边缘。
图9是示出根据本发明一些示例性实施例的薄化装置的示意性仰视图。参照图3G并参照图9，在提供液体密封LS期间，通过薄化装置300对第一结构S1进行薄化。在一些实施例中，当对第一结构S1进行薄化时，通过卡盘210持续地施加真空吸持VS以固定第一结构S1。在一些实施例中，设置在卡盘210上方的薄化装置300包括减薄轮310及被减薄轮310环绕的第二液体供应单元320。通过减薄轮310的旋转将第一结构S1加工成具有预定厚度。举例来说，减薄轮310包括沿圆周设置在减薄轮310上以对第一结构S1进行研磨或平滑化的多个研磨垫312。可将研磨垫312施加到第一结构S1的前侧FS以进行粗研磨及/或抛光。在一些实施例中，当对第一结构S1进行薄化时，从薄化装置300的第二液体供应单元320向下朝第一结构S1的前侧FS提供第二液体L2。薄化装置300还可包括耦合到减薄轮310及第二液体供应单元320以控制减薄轮310的动作及第二液体L2的量的控制单元(未示出)。在薄化工艺期间，减薄轮310与第一结构S1均旋转。当第一结构S1旋转时，由第一液体供应单元220提供的第一液体L1的一部分可因来自卡盘210的离心力而被甩出。
在一些实施例中，第二液体供应单元320包括朝研磨垫312倾斜地设置以向第一结构S1喷洒第二液体L2的多个第二排放导管323。举例来说，第二排放导管323的轴线AX2与第一结构S1的前侧FS的表面相交而形成锐角θ2。第二液体供应单元320可包括与支撑总成200的液体供应源230不同的另一液体供应***(未示出)。依据工艺要求，第二液体L2可为水、具有相对中性的pH的液体或其他适合的流体。在一些实施例中，在薄化工艺期间使用第二液体供应单元320提供水洗(water rinse)。在一些实施例中，***20还可包括喷嘴400，喷嘴400设置在支撑总成200旁边以相对于第二液体供应单元320的第二排放导管323从不同的方向提供第三液体L3。第三液体L3可为水、清洁剂或用于处理的其他适合的流体。在一些实施例中，第三液体L3从喷嘴400排出可冲洗掉第一结构S1的经研磨表面上的残留物(或任何剩余的灰尘)以将污染物的产生减到最低。举例来说，流经第二排放导管323的第二液体L2向下倾斜地朝第一结构S1的前侧FS(如箭头所示)喷洒，并且流经喷嘴400的第三液体L3沿侧向朝第一结构S1的前侧FS喷洒(如由箭头所示)。进行薄化后可选地执行干燥步骤。
由于第一结构S1的边缘EG被第一液体L1密封，因此消除边缘EG处的真空泄露，并且第一结构S1与卡盘210的承载表面CS之间的界面IF保持在真空状态，由此有利于管控翘曲。由于第一结构S1的边缘EG处的液体密封LS，吸持力可均匀地遍布卡盘210的吸持部分216或者可在所期望的条件下进行分布，由此消除过度研磨的问题。在薄化工艺期间，可将第一结构S1牢固地固定在卡盘210上。在对第一结构S1进行薄化之后，如图1C中所示，第一结构S1的导电特征(例如导电柱112)的至少一部分被第一绝缘包封体120暴露出。在一些实施例中，在对第一结构S1进行薄化之后，第一绝缘包封体120的顶表面120a与第一管芯110的顶表面110a(示出在图1C中)具有平坦的形貌(topography)。举例来说，总厚度变异量(TTV)是对表面均匀性的度量。在第一结构S1被薄化之后，第一结构S1的前侧FS处的经薄化表面的总厚度变异量可达到小于1μm。当薄化工艺完成时，可将经薄化结构拾取并运输到下一站以进行后续的工艺。
根据一些实施例，提供一种对衬底进行薄化的制造方法。所述方法包括至少以下步骤。在卡盘与设置在所述卡盘上的衬底之间的界面处提供液体密封。在提供所述液体密封期间对所述衬底进行薄化。
在一些实施例中，提供所述液体密封包括沿侧向对所述衬底的边缘提供第一液体，以密封所述卡盘与所述衬底之间的间隙。在一些实施例中，制造方法还包括在对所述衬底进行薄化时，通过所述卡盘对所述衬底执行真空吸持。在一些实施例中，制造方法还包括在对所述衬底进行薄化时，向下对所述衬底提供第二液体。在一些实施例中，制造方法还包括在提供所述液体密封之前，传送所述衬底以通过固持装置放置在所述卡盘上；以及在对所述衬底进行薄化之前，将所述衬底从所述固持装置释放。在一些实施例中，所述衬底包括绝缘包封体及被所述绝缘包封体覆盖的导电特征且在对所述衬底进行薄化之后，所述衬底的所述导电特征的至少一部分被所述绝缘包封体暴露出。
根据一些实施例，提供一种对半导体结构进行薄化的制造方法。所述方法包括至少以下步骤。形成半导体结构，其中所述半导体结构包括第一半导体管芯及包封所述第一半导体管芯的第一绝缘包封体。将所述半导体结构放置在支撑总成上，其中所述支撑总成包括卡盘及组装在所述卡盘上的第一液体供应单元。使用由所述第一液体供应单元提供的第一液体填充所述卡盘与所述半导体结构之间的间隙。在提供所述第一液体期间，对所述半导体结构进行薄化。
在一些实施例中，在填充所述卡盘与所述半导体结构之间的所述间隙时，所述第一液体从所述第一液体供应单元排出且沿侧向流动到所述半导体结构的边缘。在一些实施例中，所述第一液体供应单元包括倾斜地设置在所述卡盘上的导管，在所述第一液体供应单元提供所述第一液体时，所述第一液体通过所述导管向上流动且排出到所述半导体结构的边缘。在一些实施例中，所述半导体结构是通过薄化装置进行薄化且所述薄化装置包括减薄轮及被所述减薄轮环绕的第二液体供应单元，所述方法还包括在对所述半导体结构进行薄化时，使第二液体通过所述第二液体供应单元向下流动到所述半导体结构。在一些实施例中，在薄化之前，所述半导体结构的所述第一半导体管芯包括被所述第一绝缘包封体覆盖的导电特征，并且在对所述半导体结构进行薄化之后，所述第一半导体管芯的所述导电特征的至少一部分以能够被触及的方式被所述第一绝缘包封体显露出。在一些实施例中，所述半导体结构还包括形成在所述第一半导体管芯及所述第一绝缘包封体上的重布线结构、与所述第一半导体管芯相对地设置在所述重布线结构上的第二半导体管芯、形成在所述重布线结构上且位于所述第二半导体管芯旁边的导电连接件及形成在所述重布线结构上且包封所述第二半导体管芯及所述导电连接件的第二绝缘包封体，并且在对所述半导体结构进行薄化之后，所述导电连接件的至少一部分以能够被触及的方式被所述第二绝缘包封体显露出。在一些实施例中，所述半导体结构的所述第二半导体管芯包括半导体衬底及导通孔，所述导通孔包括嵌置在所述半导体衬底中的一个端部，并且在对所述半导体结构进行薄化之后，所述半导体衬底的至少一部分被移除且所述导通孔的所述一个端部以能够被触及的方式被所述半导体衬底显露出。
根据一些实施例，一种对衬底进行薄化的***包括：卡盘，包括承载表面；以及第一液体供应单元，组装在所述卡盘上。所述第一液体供应单元包括：排放导管，倾斜地朝所述卡盘设置，其中所述排放导管输送液体，所述液体从所述排放导管的至少一个排放口朝所述卡盘的所述承载表面流动以密封所述衬底与所述承载表面之间的界面。
在一些实施例中，所述排放导管的所述至少一个排放口所在的所述第一液体供应单元的表面实质上与所述卡盘的所述承载表面齐平。在一些实施例中，所述至少一个排放口包括环绕所述卡盘的所述承载表面沿圆周分布的多个开口。在一些实施例中，所述卡盘还包括框架部分及吸持部分，所述框架部分包括凹槽，所述吸持部分设置在所述框架部分的所述凹槽中，所述衬底适以放置在所述吸持部分上且所述第一液体供应单元啮合所述框架部分。在一些实施例中，对衬底进行薄化的***还包括液体供应源，设置在所述卡盘的中心且与所述排放导管连通。在一些实施例中，对衬底进行薄化的***还包括液体供应源，设置在所述卡盘的周边且与所述排放导管连通。在一些实施例中，对衬底进行薄化的***还包括薄化装置，设置在所述卡盘上方且包括减薄轮及被所述减薄轮环绕的第二液体供应单元。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明的各个方面。所属领域中的技术人员应知，其可容易地使用本发明作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明的精神及范围，而且他们可在不背离本发明的精神及范围的条件下对其作出各种改变、代替及变更。
[符号的说明]
10：半导体装置
20：***
40：晶片传送***
42：固持装置
50：衬底载体
52：离型层
110：第一管芯
110a、120a、140a、150a、170a：顶表面
112：导电柱
114：保护层
120：第一绝缘包封体
120’：第一绝缘材料
130：第一重布线结构
132：第一介电层
134：第一图案化导电层
140：导电连接件
150：第二管芯
150b：底表面
152：半导体衬底
154：硅穿孔(TSV)
156：连接垫
160：导电接点
170：第二绝缘包封体
170’：第二绝缘材料
180：第二重布线结构
182：第二介电层
184：第二图案化导电层
190：导电端子
200：支撑总成
210：卡盘
212：基座
214：框架部分
216：吸持部分
216a：空气通道
220：第一液体供应单元
220a：表面
222：第一排放导管
222a：排放口
222b、234a：垂直区段
222c：倾斜区段
230、230’、230”：液体供应源
232a：主沟道
232b：支沟道
234：管道
234b：水平区段
234c：转向区段
300：薄化装置
310：减薄轮
312：研磨垫
320：第二液体供应单元
323：第二排放导管
400：喷嘴
A、B、C：虚线框
AX1、AX2：轴线
BS：背侧
CS：承载表面
EG：边缘
FS：前侧
G：间隙
IF：界面
IN：间隔
L1：第一液体
L2：第二液体
L3：第三液体
LS：液体密封
PL：平面
S1：第一结构
S2：第二结构
UF：底部填充材料
VS：真空吸持
θ1：夹角
θ2：锐角

Claims (1)

1.一种对衬底进行薄化的制造方法，其特征在于，包括：
在卡盘与设置在所述卡盘上的衬底之间的界面处提供液体密封；以及
在提供所述液体密封期间对所述衬底进行薄化。
CN201811276150.XA 2018-08-15 2018-10-30 用于衬底薄化的方法及*** Pending CN110838440A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/103,933 2018-08-15
US16/103,933 US10672631B2 (en) 2018-08-15 2018-08-15 Method and system for substrate thinning

Publications (1)

Publication Number Publication Date
CN110838440A true CN110838440A (zh) 2020-02-25

Family

ID=69523363

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811276150.XA Pending CN110838440A (zh) 2018-08-15 2018-10-30 用于衬底薄化的方法及***

Country Status (3)

Country Link
US (3) US10672631B2 (zh)
CN (1) CN110838440A (zh)
TW (1) TW202010000A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11541506B2 (en) * 2019-09-27 2023-01-03 Systems On Silicon Manufacturing Company Pte Ltd Chemical mechanical polishing (CMP) polishing head with improved vacuum sealing
JP7358222B2 (ja) * 2019-12-06 2023-10-10 株式会社ディスコ 板状物保持具

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4480813B2 (ja) * 1999-07-28 2010-06-16 株式会社ディスコ 加工方法
US6940181B2 (en) * 2003-10-21 2005-09-06 Micron Technology, Inc. Thinned, strengthened semiconductor substrates and packages including same
US8518796B2 (en) * 2012-01-09 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor die connection system and method

Also Published As

Publication number Publication date
US10672631B2 (en) 2020-06-02
TW202010000A (zh) 2020-03-01
US20200294818A1 (en) 2020-09-17
US11056364B2 (en) 2021-07-06
US20210335629A1 (en) 2021-10-28
US20200058520A1 (en) 2020-02-20
US11728190B2 (en) 2023-08-15

Similar Documents

Publication Publication Date Title
US10510719B2 (en) Methods of packaging semiconductor devices and packaged semiconductor devices
US9589932B2 (en) Interconnect structures for wafer level package and methods of forming same
US9786586B1 (en) Semiconductor package and fabrication method thereof
CN109786350B (zh) 半导体封装件和方法
US9570369B1 (en) Semiconductor package with sidewall-protected RDL interposer and fabrication method thereof
KR101677364B1 (ko) 반도체 디바이스 및 제조 방법
CN110660753B (zh) 半导体封装件和方法
US20180033767A1 (en) Device Package with Reduced Thickness and Method for Forming Same
US9899288B2 (en) Interconnect structures for wafer level package and methods of forming same
TW202029412A (zh) 半導體裝置之製造方法
CN109585312B (zh) 扇出封装工艺中的对准凸块
KR102459551B1 (ko) Cowos 구조물 및 이의 형성 방법
US9484285B2 (en) Interconnect structures for wafer level package and methods of forming same
US9252030B1 (en) System-in-packages and methods for forming same
US11855232B2 (en) Semiconductor package and forming method thereof
US11728190B2 (en) System for thinning substrate
US9613895B1 (en) Semiconductor package with double side molding
TWI767287B (zh) 半導體封裝結構
US10559495B2 (en) Methods for processing semiconductor dice and fabricating assemblies incorporating same
US10384325B2 (en) Dual-thickness backgrinding tape for backgrinding bumped wafers

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20200225

WD01 Invention patent application deemed withdrawn after publication