CN110828485B - 一种显示基板及其制备方法、显示装置 - Google Patents
一种显示基板及其制备方法、显示装置 Download PDFInfo
- Publication number
- CN110828485B CN110828485B CN201911135593.1A CN201911135593A CN110828485B CN 110828485 B CN110828485 B CN 110828485B CN 201911135593 A CN201911135593 A CN 201911135593A CN 110828485 B CN110828485 B CN 110828485B
- Authority
- CN
- China
- Prior art keywords
- layer
- thickness
- grid
- auxiliary cathode
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 66
- 238000002360 preparation method Methods 0.000 title abstract description 10
- 239000002184 metal Substances 0.000 claims description 36
- 229910052751 metal Inorganic materials 0.000 claims description 36
- 238000000034 method Methods 0.000 claims description 27
- 238000000059 patterning Methods 0.000 claims description 24
- 238000000151 deposition Methods 0.000 claims description 20
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 10
- 238000002161 passivation Methods 0.000 claims description 10
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 161
- 239000010408 film Substances 0.000 description 45
- 238000001312 dry etching Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 229920001621 AMOLED Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004020 luminiscence type Methods 0.000 description 1
- 125000005375 organosiloxane group Chemical group 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- -1 region Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
本发明公开了一种显示基板及其制备方法、显示装置，所述显示基板包括：基底，设置在所属基底上的驱动结构层，所述驱动结构层包括：有源层、设置在所述有源层上的第一绝缘层，设置在所述第一绝缘层上的栅极和栅极信号走线，设置在所述栅极和栅极信号走线上的第二绝缘层，设置在所述第二绝缘层上的源漏电极和辅助阴极，其中，至少满足以下之一：所述栅极信号走线的厚度大于所述栅极的厚度，所述辅助阴极的厚度大于所述源漏电极的厚度。本实施例提供的方案，通过改变栅极信号走线与栅极的厚度差，辅助阴极与源漏电极的厚度差，减少了落差，减少了后续的过孔的深度，有利于实现搭接，提高了产品质量。
Description
技术领域
本发明涉及显示技术，尤指一种显示基板及其制备方法、显示装置。
背景技术
顶栅型TFT(Thin Film Transistor，薄膜晶体管)具有短沟道的特点，所以其开态电流Ion得以有效提升，因而可以显著提升显示效果并且能有效降低功耗。而且顶栅型TFT的栅极与源漏极重叠面积小，因而产生的寄生电容较小，所以发生GDS(Gate Data Short，即栅极走线与数据走线短路)等不良的可能性也降低。由于顶栅型TFT具有上述显著优点，所以越来越受到人们的关注。
近年来由于大尺寸AMOLED(Active-matrix Organic Light-Emitting Diode，有源矩阵有机发光二极管)显示产品具有高色域、高对比度、自发光等优点而广泛应用于电视等领域。在大尺寸、高分辨率例如8K等AMOLED显示面板制作过程中，因8K显示像素密集度特别高，如果仍采用传统的蒸镀结合底发射方式会导致像素开口率过低从而无法满足亮度需求等，所以目前产品主要采用顶发射结合打印原色发光材料的技术进行。为了使打印在阵列基板TFT上的原色发光材料的发光更为均匀且不同颜色之间互不干扰，需要采用SOG(Silicon Organic Glass，有机硅氧烷材料)对阵列基板进行平坦化处理，后续的反射阳极膜层很难搭接到SD(源漏极)处，容易发生搭接不良从而严重影响产品的显示质量。
发明内容
本发明至少一实施例提供了一种显示基板及其制备方法、显示装置，提高产品显示质量。
为了达到本发明目的，本发明至少一实施例提供了一种显示基板，包括：基底，设置在所属基底上的驱动结构层，所述驱动结构层包括：有源层、设置在所述有源层上的第一绝缘层，设置在所述第一绝缘层上的栅极和栅极信号走线，设置在所述栅极和栅极信号走线上的第二绝缘层，设置在所述第二绝缘层上的源漏电极和辅助阴极，其中，至少满足以下之一：所述栅极信号走线的厚度大于所述栅极的厚度，所述辅助阴极的厚度大于所述源漏电极的厚度。
在一实施例中，所述驱动结构层还包括设置在所述源漏电极和辅助阴极上的钝化层，设置在所述钝化层上的平坦化层，设置在所述平坦化层上的反射阳极和连接电极，所述反射阳极通过第一过孔连接所述源漏电极，所述连接电极通过第二过孔连接所述辅助阴极。
在一实施例中，所述平坦化层由有机硅氧烷材料制成。
在一实施例中，所述驱动结构层还包括：依次设置在所述基底和所述有源层之间的遮光层和缓冲层。
在一实施例中，所述栅极的厚度为所述栅极信号走线厚度的1/3～1/2。
在一实施例中，所述源漏电极的厚度为所述辅助阴极厚度的1/3～1/2。
本发明至少一实施例提供一种显示装置，所述显示装置包括上述实施例所述的显示基板。
本发明至少一实施例提供一种显示基板的制备方法，包括：
形成基底；
形成设置在所述基底上的驱动结构层，所述驱动结构层包括：有源层、设置在所述有源层上的第一绝缘层，设置在所述第一绝缘层上的栅极和栅极信号走线，设置在所述栅极和栅极信号走线上的第二绝缘层，设置在所述第二绝缘层上的源漏电极和辅助阴极，其中，至少满足以下之一：所述栅极信号走线的厚度大于所述栅极的厚度，所述辅助阴极的厚度大于所述源漏电极的厚度。
在一实施例中，所述栅极和栅极信号走线基于如下方式制备：
在所述第一绝缘层上沉积第一金属薄膜，进行构图在栅极信号走线对应的位置形成图案；
再次沉积所述第一金属薄膜，构图形成栅极图案和栅极信号走线图案。
在一实施例中，所述源漏电极和辅助阴极和基于如下方式制备：
在所述第二绝缘层上沉积第二金属薄膜，进行构图在辅助阴极对应的位置形成图案；
再次沉积所述第二金属薄膜，构图形成源漏电极图案和辅助阴极图案。
与相关技术相比，本发明一实施例提供的显示基板包括：基底，设置在所属基底上的驱动结构层，所述驱动结构层包括：有源层、设置在所述有源层上的第一绝缘层，设置在所述第一绝缘层上的栅极和栅极信号走线，设置在所述栅极和栅极信号走线上的第二绝缘层，设置在所述第二绝缘层上的源漏电极和辅助阴极，其中，至少满足以下之一：所述栅极信号走线的厚度大于所述栅极的厚度，所述辅助阴极的厚度大于所述源漏电极的厚度。本实施例提供的方案，通过改变栅极信号走线与栅极的厚度差，辅助阴极与源漏电极的厚度差，减少了落差，减少了后续的过孔的深度，有利于实现搭接，提高了产品质量。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
图1～4为相关技术中提供的显示基板示意图；
图5为本申请一实施例提供的显示基板示意图；
图6为本申请一实施例形成基底、遮光层和缓冲层图案后的示意图；
图7为本申请一实施例沉积第一金属薄膜的示意图；
图8为本申请一实施例对第一金属薄膜构图形成图案后的示意图；
图9为本申请一实施例再次沉积第一金属薄膜的示意图；
图10为本申请一实施例形成栅极图案和栅极信号走线图案后的示意图；
图11为本申请一实施例形成源电极图案、漏电极图案和辅助阴极图案后的示意图；
图12为本申请一实施例形成平坦化层后的示意图；
图13为本申请一实施例在平坦化层上形成过孔后的示意图；
图14为本申请一实施例形成反射阳极和连接电极后的示意图；
图15为本申请一实施例提供的显示基板制备方法流程图。
附图标记说明:
1—玻璃载板； 10—基底； 11a—遮光层；
11b—缓冲层； 12—有源层； 13—第一绝缘层；
14—栅极； 15—栅极信号走线； 16—第二绝缘层；
19—源电极； 20—漏电极； 21—辅助阴极；
22—第三绝缘层； 23—平坦化层； 31—阳极；
32—连接电极； 15a—第一金属薄膜； 15b—初始图案。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机***中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
如图1所示，为一种显示基板，包括基底10、依次设置在基底10上的遮光层(Lightshield)11a、缓冲层11b、有源层12、第一绝缘层13、栅极14和栅极信号走线15、第二绝缘层16、源电极19、漏电极20和辅助阴极21、第三绝缘层22。由于阵列基板TFT构图工艺的影响，导致不同区域的膜层断差较大，如图1所示，所以需要使用较厚的SOG材料才能对其进行很好的平坦化处理，如图2所示，平坦化层23的厚度较大。较厚的SOG材料(需要形成过孔处的SOG厚度如图2中的h1和h2所示)导致进行过孔刻蚀时需要使用很厚的PR(光刻)胶进行保护并且干刻时间很长，由于厚PR胶形成的形貌坡度角(profile)较大，加上干刻时间很长，导致SOG过孔的profile很大(如图3所示)。过孔profile很大并且SOG过孔很深，导致后续的反射阳极31和连接电极32很难搭接到SD(源电极19和辅助阴极21)处，如图4所示，易发生搭接不良从而严重影响产品的显示质量。
本发明一实施例提供提出一种显示基板及其制备方法、显示装置，采用全新的TFT金属布线设计，可以大幅降低SOG过孔的深度和profile，从而极大改善反射阳极的搭接情况，从而提高产品的显示质量。本发明实施例提供的显示基板包括：基底，设置在所属基底上的驱动结构层，所述驱动结构层包括：有源层、设置在所述有源层上的第一绝缘层，设置在所述第一绝缘层上的栅极和栅极信号走线，设置在所述栅极和栅极信号走线上的第二绝缘层，设置在所述第二绝缘层上的源漏电极和辅助阴极，其中，至少满足以下之一：所述栅极信号走线的厚度大于所述栅极的厚度，所述辅助阴极的厚度大于所述源漏电极的厚度。本实施例提供的方案，通过改变栅极和栅极信号走线的厚度差，以及源漏电极和辅助阴极的厚度差至少之一，使TFT区域与非TFT区域之间的断差明显下降，需要涂覆的平坦化层厚度变薄，从而使得过孔的深度变浅，进而可以使用更薄的PR胶和更短的干刻时间，所以形成的过孔的坡度角profile也会变缓，利于后续反射阳极膜层的搭接，提高了产品的显示质量。
图5为本发明一实施例提供的显示基板示意图，示意了在垂直于显示基板的平面上显示区域的结构。如图5所示，在垂直于显示基板的平面上，显示区域的主体结构包括设置在基底上的驱动结构层，驱动结构层包括多个薄膜晶体管，图5中仅以一个薄膜晶体管为例进行示意。本实施例提供的显示基板包括：基底10、设置在基底10上的遮光层11a、覆盖遮光层11a的缓冲层11b、设置在缓冲层11b上的有源层12、设置在有源层12上的第一绝缘层13、设置在第一绝缘层13上的栅极14和栅极信号走线15、覆盖栅极14和栅极信号走线15的第二绝缘层16、设置在第二绝缘层16上的源电极19、漏电极20和辅助阴极21、覆盖源电极19、漏电极20和辅助阴极21的第三绝缘层22，以及，覆盖第三绝缘层22的平坦化层23，设置在平坦化层23上的反射阳极31和连接电极32，反射阳极31通过第一过孔连接源电极19，连接电极32通过第二过孔连接辅助阴极21。其中，栅极信号走线15的厚度大于栅极14的厚度，辅助阴极21的厚度大于源电极19和漏电极20的厚度。本实施例提供的方案，栅极14的厚度小于栅极信号走线的厚度，源电极19和漏电极20的厚度小于辅助阴极的厚度，使得TFT区域与非TFT区域之间的断差明显下降，需要涂覆的平坦化层厚度变薄，从而使得SOG过孔的深度变浅，进而可以使用更薄的PR胶和更短的干刻时间，形成的过孔的坡度角profile也会变缓，利于后续反射阳极膜层的搭接，提高了显示质量。
下面通过本实施例显示基板的制备过程进一步说明本发明实施例的技术方案。其中，本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，本实施例中所说的“光刻工艺”包括涂覆膜层、掩模曝光、显影等处理，本实施例中所说的蒸镀、沉积、涂覆、涂布等均是相关技术中成熟的制备工艺。
图6～14为本实施例显示基板制备过程的示意图。显示基板的制备过程包括：
(1)形成基底、遮光层和缓冲层图案。形成基底、遮光层、缓冲层图案包括：先在玻璃载板1上形成基底10。随后，在基底10上沉积一层遮光层薄膜，构图形成遮光层11a图案；在遮光层11a上沉积缓冲层薄膜，形成覆盖遮光层11a的缓冲层11b，如图6所示。缓冲层11b比如为无机绝缘层。
其中，基底10可以包括多层，遮光层11a采用Mo、Al/Mo、Mo/Ti等单层或者叠层结构，缓冲层薄膜可以采用氮化硅SiNx或氧化硅SiOx等，可以是单层，也可以是氮化硅/氧化硅的多层结构。
(2)在缓冲层上形成有源层图案(Act pattern)、栅极图案和栅极信号走线图案。在缓冲层上形成有源层图案、栅极图案和栅极信号走线图案包括：
在形成上述结构的基础上，沉积一层有源层薄膜，通过构图工艺对有源层薄膜进行构图，形成设置在缓冲层11b上的有源层12图案；
随后，沉积第一绝缘薄膜，形成覆盖有源层12的第一绝缘层13；其中，第一绝缘层13也可以称为栅绝缘层(GI)。
随后，依次沉积第一金属薄膜15a。如图7所示。然后进行曝光构图和刻蚀工艺对第一金属薄膜进行构图，使需要形成栅极处的金属全部刻蚀掉，需要形成栅极信号走线处的金属留下形成对应的初始图案15b，即在栅极信号走线对应的位置形成初始图案15b，其中，栅极信号走线的初始图案15b的宽度需要大于最终的栅极走线信号层图案的宽度，如图8所示。
再次沉积第一金属薄膜，如图9所示，对第一金属薄膜进行构图形成栅极14图案和栅极信号走线15图案，如图10所示。可以看出栅极14的金属层较薄而栅极信号走线15的金属层较厚，由于栅极14只起到引入电压从而开启TFT作用所以不需要太强的导电性而栅极信号走线15考虑到电压降问题需要较强的导电性，故上述栅极14的金属层较薄而栅极信号走线15的金属层较厚正好可以满足不同需求。在一实施例中，所述栅极14的厚度为所述栅极信号走线15厚度的1/3～1/2，该厚度关系仅为示例，也可以是其他关系。其中，本实施例中栅极信号走线15的厚度可以与图4中的栅极信号走线的厚度一样，而栅极14的厚度则比图4中的栅极的厚度小。通过这种方式，可以在后续减少TFT区域(栅极14所在区域)与非TFT区域(栅极信号走线14所在区域)的高度差。当然，在其他实施例中，栅极信号走线15的厚度可以比图4中的栅极信号走线的厚度大。
(3)形成第二绝缘层图案、源电极图案、漏电极图案和辅助阴极图案。
形成第二绝缘层图案、源电极图案、漏电极图案和辅助阴极图案包括：在形成上述结构的基础上，沉积第二绝缘薄膜，通过构图工艺对第二绝缘薄膜进行构图，在显示区域形成开设有第一过孔、第二过孔、第三过孔的第二绝缘层16图案，第一过孔、第二过孔中的第二绝缘层16被刻蚀掉，暴露出有源层12；第三过孔中的第二绝缘层16、缓冲层11b被刻蚀掉，暴露出遮光层11a。
沉积第二金属薄膜，通过构图工艺对第二金属薄膜进行构图，在辅助阴极对应的位置形成图案；
再次沉积第二金属薄膜，通过构图工艺对第二金属薄膜进行构图，形成源电极19图案、漏电极20图案和辅助阴极21图案，如图11所示。
可以看出源电极19、漏电极20的金属层较薄而辅助阴极21的金属层较厚。在一实施例中，所述源电极19、漏电极20的厚度为所述辅助阴极21厚度的1/3～1/2。需要说明的是，此处厚度仅为示例，二者厚度也可是其他关系。本实施例中辅助阴极21的厚度可以与图4中的助阴极层的厚度一样，而源电极19、漏电极20的厚度则比图4中的源电极19、漏电极20的厚度小。通过这种方式，可以在后续减少TFT区域(栅极14所在区域)与非TFT区域(栅极信号走线14所在区域)的高度差。当然，在其他实施例中，辅助阴极21的厚度可以比图4中的助阴极层的厚度大。
漏电极20和源电极19分别通过第一过孔、第二过孔与有源层12连接，源电极19还通过第三过孔与遮光层11a连接，有源层12与漏电极20和源电极19搭接处导体化(图11中未示出)。
其中，第二绝缘层16也称之为层间绝缘层(ILD)。
(4)形成钝化层图案和平坦化层图案。
在形成上述结构的基础上，涂覆第三绝缘薄膜，通过掩膜曝光显影的光刻工艺形成覆盖源电极19、漏电极20和辅助阴极21的钝化层(PVX)22图案；
随后涂覆第四绝缘薄膜，通过掩膜曝光显影的光刻工艺形成覆盖钝化层22的平坦化层23图案，如图12所示。第四绝缘薄膜比如为SOG。钝化层22开设有第四过孔和第五过孔，如图13所示。
由于TFT区域的Gate(栅极)和SD(源漏极)相对传统工艺明显减薄，使TFT区域与非TFT区域之间的断差明显下降，所以需要涂覆的SOG平坦化层可以明显变薄(需要形成过孔处的SOG厚度如图12中的h3和h4所示)，可以看出h3和h4的高度要明显小于图2中h1和h2的高度，即形成SOG的过孔深度要明显变浅，从而可以使用更薄的PR胶和更短的干刻时间，所以形成的过孔的坡度角profile也会变缓，从而非常利于后续反射阳极膜层的搭接。
(5)形成反射阳极和连接电极图案。
形成反射阳极图案和连接电极包括：在形成上述结构的基础上，沉积导电薄膜，通过构图工艺对导电薄膜进行构图，形成反射阳极31图案和连接电极32图案，反射阳极31通过第四过孔与源电极19连接，连接电极32通过第五过孔与辅助阴极21连接。如图14所示。导电薄膜可以使用Mo/Al/ITO-T、Al合金/ITO-T等材料。
采用本实施例提供的TFT金属布线设计，可以大幅降低SOG过孔的深度和profile，从而极大改善反射阳极的搭接情况，利于显示产品的质量提升。
通过上述制备流程可以看出，本实施例所提供的显示基板，通过改变源漏电极和辅助阴极的厚度比例，以及，改变栅极和栅极走线的厚度比例，降低了TFT区域和非TFT区域的断差，减少了过孔深度，使得过孔坡度角变缓，从而利用反射阳极与源电极的搭接，提高了产品的显示质量，具有实际应用价值，具有良好的应用前景。
需要说明的是，在另一实施例中，可以只改变栅极与栅极走线的厚度比例，而保留源电极、漏电极与辅助阴极的厚度比例，或者，保留栅极与栅极走线的厚度比例，只改变源电极、漏电极与辅助阴极的厚度比例。
需要说明的是，本实施例所示结构及其制备过程仅仅是一种示例性说明。实际实施时，可以根据实际需要变更相应结构以及增加或减少构图工艺。例如，驱动结构层中还可以设置其它电极、引线和结构膜层。本发明实施例在此不做具体的限定。
需要说明的是，在另一实施例中，形成栅极图案和栅极信号走线图案、源电极图案、漏电极图案和辅助阴极图案也可以采用另一种制备方法。
以形成栅极图案和栅极信号走线图案为例说明。在形成第一绝缘层13后，在第一绝缘层13上沉积第一金属薄膜，厚度相当于前述实施例中沉积的两层第一金属薄膜的厚度，进行构图，通过控制刻蚀速率形成不同厚度的栅极图案和栅极信号走线图案。
如图15所示，基于本发明实施例的技术构思，本发明一实施例还提供了一种显示基板的制备方法，包括：
步骤1501，形成基底；
步骤1502，形成设置在所述基底上的驱动结构层，所述驱动结构层包括：有源层、设置在所述有源层上的第一绝缘层，设置在所述第一绝缘层上的栅极和栅极信号走线，设置在所述栅极和栅极信号走线上的第二绝缘层，设置在所述第二绝缘层上的源漏电极和辅助阴极，其中，至少满足以下之一：所述栅极信号走线的厚度大于所述栅极的厚度，所述辅助阴极的厚度大于所述源漏电极的厚度。
在一实施例中，所述步骤1502中，所述栅极和栅极信号走线基于如下方式制备：
在所述第一绝缘层上沉积第一金属薄膜，进行构图在栅极信号走线对应的位置形成图案；
再次沉积所述第一金属薄膜，构图形成栅极图案和栅极信号走线图案。
在一实施例中，所述步骤1502中，所述源漏电极和辅助阴极和基于如下方式制备：
在所述第二绝缘层上沉积第二金属薄膜，进行构图在辅助阴极对应的位置形成图案；
再次沉积所述第二金属薄膜，构图形成源漏电极图案和辅助阴极图案。
本实施例中，各个膜层的结构、材料、相关参数及其详细制备过程已在前述实施例中详细说明，这里不再赘述。
本实施例提供了一种显示基板的制备方法，通过改变栅极和栅极信号走线的厚度差，以及源漏电极和辅助阴极的厚度差至少之一，使TFT区域与非TFT区域之间的断差明显下降，需要涂覆的平坦化层厚度变薄，从而使得过孔的深度变浅，进而可以使用更薄的PR胶和更短的干刻时间，使得形成的过孔的坡度角profile也会变缓，利于后续反射阳极膜层的搭接，提高了产品的显示质量。
基于本发明实施例的技术构思，本发明一实施例还提供了一种显示装置，包括前述实施例的显示基板。显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
有以下几点需要说明：
(1)本发明实施例附图只涉及到与本发明实施例涉及到的结构，其他结构可参考通常设计。
(2)为了清晰起见，在用于描述本发明的实施例的附图中，层或区域的厚度被放大或缩小，即这些附图并非按照实际的比例绘制。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
(3)在不冲突的情况下，本发明的实施例及实施例中的特征可以相互组合以得到新的实施例。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (7)
1.一种显示基板，其特征在于，包括：基底，设置在所属基底上的驱动结构层，所述驱动结构层包括：有源层、设置在所述有源层上的第一绝缘层，设置在所述第一绝缘层上的栅极和栅极信号走线，设置在所述栅极和栅极信号走线上的第二绝缘层，设置在所述第二绝缘层上的源漏电极和辅助阴极，其中，至少满足以下之一：所述栅极信号走线的厚度大于所述栅极的厚度，所述辅助阴极的厚度大于所述源漏电极的厚度；
所述驱动结构层还包括设置在所述源漏电极和辅助阴极上的钝化层，设置在所述钝化层上的平坦化层，所述平坦化层由有机硅氧烷材料制成；
所述栅极的厚度为所述栅极信号走线厚度的1/3～1/2；
所述源漏电极的厚度为所述辅助阴极厚度的1/3～1/2。
2.根据权利要求1所述的显示基板，其特征在于，所述驱动结构层还包括设置在所述平坦化层上的反射阳极和连接电极，所述反射阳极通过第一过孔连接所述源漏电极，所述连接电极通过第二过孔连接所述辅助阴极。
3.根据权利要求1所述的显示基板，其特征在于，所述驱动结构层还包括：依次设置在所述基底和所述有源层之间的遮光层和缓冲层。
4.一种显示装置，其特征在于，所述显示装置包括如权利要求1至3任一所述的显示基板。
5.一种显示基板的制备方法，其特征在于，包括：
形成基底；
形成设置在所述基底上的驱动结构层，所述驱动结构层包括：有源层、设置在所述有源层上的第一绝缘层，设置在所述第一绝缘层上的栅极和栅极信号走线，设置在所述栅极和栅极信号走线上的第二绝缘层，设置在所述第二绝缘层上的源漏电极和辅助阴极，其中，至少满足以下之一：所述栅极信号走线的厚度大于所述栅极的厚度，所述辅助阴极的厚度大于所述源漏电极的厚度；
所述驱动结构层还包括设置在所述源漏电极和辅助阴极上的钝化层，设置在所述钝化层上的平坦化层，所述平坦化层由有机硅氧烷材料制成；
所述栅极的厚度为所述栅极信号走线厚度的1/3～1/2；
所述源漏电极的厚度为所述辅助阴极厚度的1/3～1/2。
6.根据权利要求5所述的显示基板的制备方法，其特征在于，所述栅极和栅极信号走线基于如下方式制备：
在所述第一绝缘层上沉积第一金属薄膜，进行构图在栅极信号走线对应的位置形成图案；
再次沉积所述第一金属薄膜，构图形成栅极图案和栅极信号走线图案。
7.根据权利要求5或6所述的显示基板的制备方法，其特征在于，所述源漏电极和辅助阴极基于如下方式制备：
在所述第二绝缘层上沉积第二金属薄膜，进行构图在辅助阴极对应的位置形成图案；
再次沉积所述第二金属薄膜，构图形成源漏电极图案和辅助阴极图案。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911135593.1A CN110828485B (zh) | 2019-11-19 | 2019-11-19 | 一种显示基板及其制备方法、显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911135593.1A CN110828485B (zh) | 2019-11-19 | 2019-11-19 | 一种显示基板及其制备方法、显示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110828485A CN110828485A (zh) | 2020-02-21 |
| CN110828485B true CN110828485B (zh) | 2022-08-26 |
Family
ID=69556820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911135593.1A Active CN110828485B (zh) | 2019-11-19 | 2019-11-19 | 一种显示基板及其制备方法、显示装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110828485B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113036057A (zh) * | 2021-03-04 | 2021-06-25 | 合肥鑫晟光电科技有限公司 | 阵列基板及其制备方法、显示面板、显示装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015090000A1 (zh) * | 2013-12-16 | 2015-06-25 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法，显示装置 |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001177103A (ja) * | 1999-12-20 | 2001-06-29 | Sony Corp | 薄膜半導体装置及び表示装置とその製造方法 |
| JP3841198B2 (ja) * | 2001-03-13 | 2006-11-01 | 日本電気株式会社 | アクティブマトリクス基板及びその製造方法 |
| JP4398602B2 (ja) * | 2001-05-18 | 2010-01-13 | 株式会社日立製作所 | 液晶表示装置 |
| KR100566612B1 (ko) * | 2003-09-23 | 2006-03-31 | 엘지.필립스 엘시디 주식회사 | 다결정 실리콘 박막 트랜지스터 및 그 제조 방법 |
| JP4646539B2 (ja) * | 2004-03-29 | 2011-03-09 | エーユー オプトロニクス コーポレイション | 液晶表示装置とその製造方法 |
| TWI343496B (en) * | 2008-07-07 | 2011-06-11 | Au Optronics Corp | Method for fabricating pixel structure |
| KR101484063B1 (ko) * | 2008-08-14 | 2015-01-19 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그의 제조 방법 |
| CN101807585B (zh) * | 2009-02-18 | 2012-04-04 | 北京京东方光电科技有限公司 | Tft-lcd阵列基板及其制造方法 |
| KR20120036186A (ko) * | 2010-10-07 | 2012-04-17 | 삼성전자주식회사 | 배선, 배선 형성 방법, 상기 배선을 이용한 표시 장치, 및 상기 표시 장치의 제조 방법 |
| CN103033978B (zh) * | 2012-12-14 | 2015-04-29 | 京东方科技集团股份有限公司 | 彩膜基板及其制作方法、显示装置 |
| US20140217410A1 (en) * | 2013-02-05 | 2014-08-07 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Array Substrate, Display Device and Manufacturing Method Thereof |
| JP5948427B2 (ja) * | 2013-03-18 | 2016-07-06 | パナソニック株式会社 | 薄膜半導体基板、発光パネル及び薄膜半導体基板の製造方法 |
| CN103531445B (zh) * | 2013-10-12 | 2016-05-11 | 上海和辉光电有限公司 | 一种减小ltps接触孔深宽比的工艺方法 |
| CN103943633A (zh) * | 2014-03-06 | 2014-07-23 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法、显示装置 |
| KR102278604B1 (ko) * | 2014-08-29 | 2021-07-19 | 삼성디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조방법 |
| CN104867939A (zh) * | 2015-04-13 | 2015-08-26 | 合肥京东方光电科技有限公司 | 像素单元及其制备方法、阵列基板和显示装置 |
| CN105448936B (zh) * | 2016-01-04 | 2019-07-23 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法、显示装置 |
| KR102447451B1 (ko) * | 2016-01-20 | 2022-09-27 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 |
| CN106206662B (zh) * | 2016-08-05 | 2018-10-30 | 京东方科技集团股份有限公司 | 一种电致发光显示面板、显示装置 |
| CN106057827B (zh) * | 2016-08-12 | 2020-01-31 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法、显示装置 |
| CN106200104B (zh) * | 2016-09-26 | 2019-11-19 | 京东方科技集团股份有限公司 | 一种彩膜基板及其制作方法和显示面板 |
| KR20180036434A (ko) * | 2016-09-30 | 2018-04-09 | 엘지디스플레이 주식회사 | 유기 발광 표시 장치 및 그 제조 방법 |
| CN107170751B (zh) * | 2017-05-08 | 2020-05-26 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法、显示装置 |
| CN110021640A (zh) * | 2018-01-08 | 2019-07-16 | 三星显示有限公司 | 电致发光装置 |
| KR20190087689A (ko) * | 2018-01-15 | 2019-07-25 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 |
| KR102504565B1 (ko) * | 2018-03-08 | 2023-03-02 | 삼성디스플레이 주식회사 | 표시 장치 |
| CN109065595B (zh) * | 2018-08-15 | 2020-08-25 | 京东方科技集团股份有限公司 | 一种显示装置及其制备方法 |
| CN109273498B (zh) * | 2018-09-25 | 2021-01-26 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法、显示面板、显示装置 |
-
2019
- 2019-11-19 CN CN201911135593.1A patent/CN110828485B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015090000A1 (zh) * | 2013-12-16 | 2015-06-25 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法，显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110828485A (zh) | 2020-02-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110610980B (zh) | 一种显示基板及其制备方法、显示装置 | |
| US11049975B2 (en) | Dual-gate thin film transistor, manufacturing method thereof, array substrate and display device | |
| US20200328264A1 (en) | Oled substrate, manufacturing method thereof and display device | |
| CN112490272B (zh) | 一种显示基板及其制备方法、显示装置 | |
| US11616113B2 (en) | Display substrate, preparation method therefor, and display device | |
| CN110047898A (zh) | 显示基板及其制造方法、显示装置 | |
| CN104298040A (zh) | 一种coa基板及其制作方法和显示装置 | |
| US20210210560A1 (en) | Array substrate and manufacturing method thereof, display panel and display device | |
| CN108831914B (zh) | 一种有机发光显示面板、其制作方法及显示装置 | |
| US11723257B2 (en) | Organic light emitting diode display substrate, manufacturing method therefor, and organic light emitting diode display device | |
| WO2017031940A1 (zh) | 一种阵列基板、其制作方法及显示装置 | |
| CN111785760A (zh) | 一种显示基板及其制备方法、显示装置 | |
| CN108493216B (zh) | 一种tft阵列基板、显示装置及tft阵列基板的制备方法 | |
| JP2023518622A (ja) | 表示基板及びその製造方法、表示マザーボード並びに表示装置 | |
| US20210296368A1 (en) | Display substrate and manufacturing method therefor, and display panel and display apparatus | |
| CN111192912A (zh) | 一种显示基板及其制备方法、显示装置 | |
| US11494019B2 (en) | Touch display device, touch display panel and manufacturing method thereof | |
| US20240114728A1 (en) | Organic light-emitting diode display substrate and manufacturing method thereof, and display panel | |
| WO2021254150A1 (zh) | 显示基板及其制备方法、显示装置 | |
| CN110828485B (zh) | 一种显示基板及其制备方法、显示装置 | |
| CN213042915U (zh) | 显示基板和显示装置 | |
| US20220344448A1 (en) | Display Substrate and Preparation Method Thereof, and Display Apparatus | |
| CN112186025A (zh) | 一种显示面板及其制作方法、显示装置 | |
| CN204116761U (zh) | 一种coa基板和显示装置 | |
| WO2023006106A1 (zh) | 阵列基板、显示面板和阵列基板的制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |