CN110808719B - 用于功率放大器的击穿保护电路 - Google Patents

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Abstract

本公开涉及用于功率放大器的击穿保护电路。公开了用于提高放大器的可靠性和/或减少或防止放大器的击穿(特别是放大器的晶体管的击穿)的***、方法和设备。保护电路可以电耦合到放大器，并且可以配置成减少放大器处的电压摆动。放大器可以包括第一晶体管，并且保护电路可以包括电耦合到放大器的第一晶体管的控制端子的第二晶体管。当保护电路的第二晶体管的控制端子处的电源满足阈值功率时，保护电路可以配置为降低放大器的第一晶体管的电源端子处的功率。通过降低放大器的第一晶体管的电源端处的电压，保护电路可以允许放大器安全地操作，而不会发生击穿。

Description

用于功率放大器的击穿保护电路
技术领域
本公开涉及改善放大器的可靠性，并且更具体地涉及用于减少或避免放大器中晶体管的击穿的技术。
背景技术
传统上，氮化镓(GaN)、砷化镓(GaAs)或硅锗(SiGe)技术主导了功率放大器(PA)设计。然而，对移动通信设备的更高集成度和更低成本的不断增长的需求引导了在PA设计中使用更便宜的技术的趋势，这导致了显着的PA可靠性问题。
发明内容
权利要求中描述的创新各自具有若干方面，其中没有一个方面单独负责期望的属性。在不限制权利要求的范围的情况下，现在将简要描述本公开的一些突出特征。
本发明能够改进放大器的保护，通过防止或减少放大器的击穿来提高放大器的可靠性。根据本公开的设备可包括放大器和保护电路。保护电路可以电耦合到放大器的控制端子。保护电路可以配置为减少放大器处的电压摆动。电压摆动的减少可以至少部分地基于放大器的控制端子处的阈值功率的检测。
前一段的设备还可以包括本段中描述的以下特征的任何组合，以及本文描述的其他特征。保护电路也可以电耦合到放大器的电源端子。放大器可以包括晶体管，并且控制端子可以包括放大器的晶体管的控制端子。保护电路可包括晶体管，其对应于放大器的晶体管。保护电路的晶体管的控制端子可以电耦合到放大器的晶体管的控制端子。保护电路还可以包括一个或多个传感元件。一个或多个传感元件可以电耦合在保护电路的晶体管的控制端子和放大器的晶体管的控制端子之间。一个或多个传感元件中的任何一个都可以包括电容器、电阻器、电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、双极结晶体管(BJT)、传输线或耦合器中的一种或多种。
前述段落中的任何一个的设备还可以包括本段中描述的以下特征的任何组合，以及本文描述的其他特征。保护电路的晶体管的电源端子可以电耦合到放大器的晶体管的电源端子。保护电路还可以包括一个或多个传感元件。一个或多个传感元件可以电耦合在保护电路的晶体管的电源端子和放大器的晶体管的电源端子之间。一个或多个传感元件中的任何一个都可以包括电容器、电阻器、电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、双极结晶体管(BJT)、传输线或耦合器中的一种或多种。
前述段落中的任何一个的设备还可以包括本段中描述的以下特征的任何组合，以及本文描述的其他特征。放大器的晶体管可以是第一晶体管，并且放大器可以包括第二晶体管。保护电路可以电耦合到放大器的第二晶体管的控制端子。放大器的第二晶体管的第一电源端子可以电耦合到放大器的第一晶体管的第二电源端子。放大器的第一晶体管的第二电源端子可以与第一晶体管的第一电源端子不同和/或可以与第一晶体管的控制端子不同。保护电路的晶体管可以是保护电路的第一个晶体管。保护电路可包括第二晶体管。在某些情况下，保护电路包括对应于放大器电路的复制电路。复制电路可以包括一个或多个晶体管，其与放大器的一个或多个晶体管匹配或对应，所述晶体管可以至少包括放大器的第一晶体管或放大器的第二晶体管。复制电路可以被配置为补偿放大器的一个或多个晶体管的过程，电压和/或温度中的至少一个的变化。
前述段落中的任何一个的设备还可以包括本段中描述的以下特征的任何组合，以及本文描述的其他特征。为了减少放大器处的电压摆动，保护电路可以配置成降低放大器的电源端子处的电压。本文描述的任何晶体管可包括金属氧化物半导体场效应晶体管(MOSFET)。本文描述的任何晶体管的第一电源端子、控制端子和第二电源端子可以分别对应于MOSFET的漏极端子、栅极端子和源极端子。本文描述的任何晶体管的第一电源端子、控制端子和第二电源端子可以分别对应于MOSFET的源极端子、栅极端子和漏极端子。电压摆动可以是电源端子和另一个电源端子之间的电压摆动(例如，在第一电源端子和第二电源端子之间)，或者在电源端子和控制端子之间。例如，电压摆动可以是MOSFET的漏极和MOSFET的源极之间的电压摆动，在MOSFET的漏极和MOSFET的栅极之间的电压摆动，或者在MOSFET的源极和MOSFET的栅极之间的电压摆动。本文描述的任何晶体管可包括互补金属氧化物半导体(CMOS)。
前述段落中的任何一个的设备还可以包括本段中描述的以下特征的任何组合，以及本文描述的其他特征。本文描述的任何晶体管可包括双极结晶体管(BJT)。本文描述的任何晶体管的第一电源端子、控制端子和第二电源端子可以分别对应于BJT的发射极端子、基极端子和集电极端子。本文描述的任何晶体管的第一电源端子、控制端子和第二电源端子可以分别对应于集电极端子、基极端子和发射极端子，或者BJT。电压摆动可以是电源端子和另一个电源端子之间的电压摆动(例如，在第一电源端子和第二电源端子之间)，或者在电源端子和控制端子之间。例如，电压摆动可以是BJT的发射极和BJT的集电极之间的电压摆动，BJT的发射极和BJT的基极之间的电压摆动，或BJT的集电极和BJT的基极之间的电压摆动。
本发明提供了一种用于放大器的改进的保护电路，其可以提高放大器的可靠性，以及防止或减少放大器的击穿。根据本公开的保护电路可以被配置为减少放大器处的电压摆动。保护电路可包括至少第一晶体管和第二晶体管。保护电路的第一晶体管可包括第一电源端子、控制端子和第二电源端子。保护电路的第一晶体管的第一电源端子可以通过第一传感元件电耦合到放大器的第一晶体管的第一电源端子。保护电路的第一晶体管的第一控制端子可以通过第二传感元件电耦合到放大器的第一晶体管的控制端子。保护电路的第二晶体管可包括第一电源端子，控制端子和第二电源端子。保护电路的第二晶体管的第二电源端子可以电耦合到保护电路的第一晶体管的第二电源端子。保护电路的第一晶体管的第二电源端子可以与保护电路的第一晶体管的第一电源端子不同。保护电路的第一晶体管的第二电源端子可以与保护电路的第一晶体管的控制端子不同。保护电路的第二晶体管的控制端子可以通过第三传感元件电耦合到放大器的第二晶体管的控制端子。保护电路可以配置为减少放大器处的电压摆动。电压摆动的减小可以至少部分地基于放大器的第一晶体管的控制端子处的电压或放大器的第二晶体管的控制端子处的电压。
前段的保护电路还可以包括本段中描述的以下特征的任何组合，以及本文所述的其他特征。保护电路的第一晶体管、保护电路的第二晶体管、放大器的第一晶体管或放大器的第二晶体管中的任何一个可包括金属氧化物半导体场效应晶体管(MOSFET)。本文描述的任何晶体管的第一电源端子、控制端子和第二电源端子可以分别对应于MOSFET的漏极端子、栅极端子和源极端子。本文描述的任何晶体管的第一电源端子、控制端子和第二电源端子可以分别对应于MOSFET的源极端子、栅极端子和漏极端子。保护电路的第一晶体管、保护电路的第二晶体管、放大器的第一晶体管或放大器的第二晶体管中的任何一个可包括互补金属氧化物半导体(CMOS)晶体管。
前两段中的任何一个的保护电路还可以包括本段中描述的以下特征的任何组合，以及本文描述的其他特征。保护电路的第一晶体管、保护电路的第二晶体管、放大器的第一晶体管或放大器的第二晶体管中的任何一个可包括双极结晶体管(BJT)。本文描述的任何晶体管的第一电源端子、控制端子和第二电源端子可以分别对应于BJT的发射极端子、基极端子和集电极端子。本文描述的任何晶体管的第一电源端子、控制端子和第二电源端子可以分别对应于集电极端子、基极端子和发射极端子，或者BJT。第一传感元件、第二传感元件或第三传感元件中的任何一个可包括电容器、电阻器、电感器、二极管、MOSFET、BJT、传输线或耦合器中的一种或多种。
出于概述本公开的目的，本文已经描述了本发明的某些方面，优点和新颖特征。应该理解，根据任何特定实施例，不一定能够实现所有这些优点。因此，可以以实现或优化如本文所教导的一个优点或一组优点的方式实施或实施创新，而不必实现本文可能教导或建议的其他优点。
附图说明
提供这些附图和这里的相关描述是为了说明特定实施例，而不是限制性的。
图1是示出***的实施例的图，该***包括电耦合到示例放大器的示例保护电路。
图2是示出包括示例保护电路和具有多个晶体管的示例放大器的***的实施例的图。
图3是示出包括示例放大器和包括至少一个晶体管的示例保护电路的***的实施例的图。
图4是示出包括示例放大器和示例保护电路的***的实施例的图。
图5是示出包括示例放大器和示例保护电路的***的实施例的图。
具体实施方式
综述
互补金属氧化物半导体(CMOS)功率放大器(PA)可以实现相当大的成本和尺寸减小。然而，在射频(RF)设备中利用PA存在许多困难。例如，尽管与GaN、GaAs、SiGe和/或硅双极PA相比，CMOS PA相对便宜，但是许多CMOS PA具有显着的可靠性问题。例如，商业PA可以要求高电压驻波比(VSWR)，并且与高VSWR相关联的强失配条件可以导致CMOS晶体管处的高电压峰值。因为如果CMOS晶体管暴露于超过对应于晶体管击穿电压的阈值电压的电压，CMOS晶体管易受击穿(例如，栅极氧化物或PN结)，则CMOS PA更容易在商业和其他实现中击穿。尽管如此，随着对更低成本的需求的增加，在RF和其他设备中使用CMOS PA的趋势越来越明显。
用于管理与超过正常工作电压的电压或对应于击穿电压的阈值工作电压相关的问题的一些技术包括将一系列二极管耦合到放大器的电源端子。例如，在某些情况下，摆动电压大于或等于二极管的导通电压(例如，必须施加在二极管上的正电压量，以使二极管在正向传导电流或“导通”)。因此，这些摆动电压可以打开二极管，二极管可以削减信号并保护放大器。然而，这些技术通常不适用于低压工艺，例如，晶体管的击穿电压小于二极管的导通电压。因此，至少由于CMOS PA的小型或纳米级工艺，二极管与放大器的电源端子的耦合可能不适合于CMOS PA保护。
为了解决这些和其他问题，公开了用于提高可靠性和/或减少或防止放大器击穿的***、方法和设备，特别是放大器的晶体管的击穿。保护电路可以电耦合到放大器，并且可以配置为降低放大器处的电压或电压摆动。放大器可以包括晶体管，并且保护电路可以包括电耦合到放大器的晶体管的晶体管。例如，保护电路的晶体管的电源端子可以电耦合到放大器的晶体管的电源端子和/或保护电路的晶体管的控制端子可以电耦合到放大器的晶体管的控制端子。当放大器经历满足对应于放大器的晶体管的击穿电压的阈值电压的电压(例如，在晶体管的漏极或控制端子处)时，至少一些能量可以被传递到保护电路以减小放大器所经历的电压或电压摆动。通过降低放大器的晶体管处的电压，放大器的晶体管可以继续在安全的操作区域中操作。因此，保护电路可以有利地保护放大器免于由于超过击穿电压阈值，VSWR负载变化等的电压而击穿。此外，与上述用于管理过电压的技术不同，本文公开的保护电路用于在低电压过程以及高电压或中间电压过程中保护放大器。
除了降低可靠性之外，较小的特征尺寸还可以使CMOS电路更容易受到工艺、电源电压和温度(PVT)变化的影响。因此，本公开的一些实施方式有利地提供了可以限制和/或补偿放大器的PVT可变性的保护电路。例如，保护电路可以跟踪放大器的电路以补偿PVT变化。也就是说，保护电路的至少一部分的布置可以对应于或匹配放大器的电路的至少一部分的布置。因为保护电路的元件可以跟踪放大器的元件，所以如果存在PVT变化，则保护电路的每个元件可以以与其对应的放大器元件相同的方式受到PVT变化的影响。因此，即使存在PVT变化，保护电路也可以向放大器提供相同的保护和性能。
尽管这里一般描述为适用于CMOS PA，但是类似的保护电路或技术可以用于其他金属氧化物半导体场效应晶体管(MOSFET)放大器，包括但不限于n型MOS(NMOS)和p型MOS(PMOS)放大器。另外或可替代地，类似的保护电路或技术可用于双极结型晶体管(BJT)放大器。
过电压
天线处的负载不匹配可导致发射信号的反射，从而导致驻波。反射信号的幅度和相位可以用反射系数ρ来量化。如果发送信号的幅度为Vf，则驻波的最大振幅为Vmax＝Vf(1+|ρ|)。因此，当强不匹配应用时，驻波可以达到发射波幅度的两倍。负载失配的量度是电压驻波比(VSWR)，它是驻波的最大和最小电压之间的比率。该比率在等式1中示出。
高压驻波可以加速CMOS PA的长期劣化，甚至导致CMOS晶体管的击穿。因此，如本文所述，利用CMOS PA和其他PA的障碍是晶体管在高负载电压驻波比(VSWR)条件下存活的能力。因此，公开了用于通过利用限制放大器的晶体管处的电压或电压摆动的改进的保护电路来提高可靠性和/或减少或防止放大器的晶体管击穿的***、方法和设备，从而提高了放大器的可靠性。
保护电路
图1是示出***100的实施例的图，***100包括电耦合到示例放大器102的示例保护电路104。保护电路104可以被配置为减小放大器102的电压或电压摆动以限制放大器在对应于放大器击穿电压的击穿操作区域中操作。如图所示，放大器102包括晶体管110，以及电路106和电路108。
放大器102可以配置为增加信号的功率。例如，放大器102可以是射频(RF)功率放大器(PA)，其可以将低功率RF信号转换为更高功率的RF信号。放大器102可以被配置为驱动发射器和/或收发器(未示出)的天线(未示出)。另外或替代地，放大器102可以被配置为增加在接收器和/或收发器(未示出)的天线(未示出)处接收的信号的功率。
放大器102可以包括至少一个晶体管110，其可以被配置为放大或切换电子信号和/或电力。晶体管110可以由半导体材料构成，并且可以包括至少三个端子。例如，晶体管110可以包括三个或四个端子晶体管，例如金属氧化物半导体场效应晶体管(MOSFET)(例如，n型MOS(NMOS)、p型MOS(PMOS)或互补金属氧化物半导体(CMOS))、双极结型晶体管(BJT)等。如图1所示，晶体管110可包括第一电源端子112、控制端子114和/或第二电源端子116。在一些情况下，施加到一对晶体管110端子的电压或电流可以控制通过另一对端子的电流或电压。
如上所述，在一些实施方案中，晶体管110可包括BJT。例如，第一电源端子112、控制端子114和第二电源端子116可以分别对应于BJT的基极端子、集电极端子和发射极端子。或者，第一电源端子112、控制端子114和第二电源端子116可分别对应于BJT的发射极端子、集电极端子和基极端子。
另外或替代地，在一些实施方案中，晶体管110可包括MOSFET。更具体地，晶体管110可以包括CMOS晶体管。例如，第一电源端子112、控制端子114和第二电源端子116可以分别对应于MOSFET的漏极端子、栅极端子和源极端子。或者，第一电源端子112、控制端子114和第二电源端子116可以分别对应于MOSFET的源极端子、栅极端子和栅极端子。
放大器102可以包括电路106和/或电路108。电路106可以提供放大器102和天线之间的接口。另外或替代地，电路106可包括输出匹配电路。例如，电路106可以被配置为调节阻抗以产生最佳或期望的功率。电路106或108可包括一个或多个晶体管(例如，通过将晶体管110的第一电源端子112或第二电源端子116耦合到电路106或108的晶体管的电源端子而电耦合到晶体管110的晶体管(例如，如果是CMOS晶体管，则是源极端子或漏极端子；如果是BJT，则是集电极端子或发射极端子))、输入匹配电路、偏置电路等。虽然电路106和电路108被示为集成在放大器102内，但是在一些实现中，电路106和/或电路108中的一些或全部不包括在放大器102中。例如，所有电路106中的一些和/或电路108中的一些或全部可以与放大器102和/或保护电路104分离，但是电耦合到放大器102和/或保护电路104。电路106和/或电路108可以彼此电耦合，或者电耦合到第一电源端子112、控制端子114、第二电源端子或保护电路中的一个或多个。另外或可替代地，可以从***100中排除所有电路106中的一些和/或电路108中的一些或全部。
保护电路104可以被配置为通过防止或限制晶体管110的击穿来保护放大器102。如本文所述，天线或其他元件处的负载不匹配会导致晶体管上的电压超过对应于晶体管击穿电压的阈值电压，其最终或者可以立即导致晶体管110的击穿。如果负载失配导致VSWR超过对应于晶体管击穿的阈值VSWR，则也可能是这种情况。因此，保护电路104可以通过减小晶体管处的电压摆动、减小VSWR的变化的影响、或减小放大器102的晶体管110的一个或多个端子处的电压或电流来保护放大器102，从而降低VSWR。如图所示，保护电路104可以与晶体管110的控制端子114电连通。另外或可选地，保护电路104可以与第一电源端子112、第二电源端子114、电路108或电路106中的一个或多个电连通。
在一些实施方式中，如图1所示，保护电路104与放大器102分离但与其电连通。或者，保护电路104和放大器102可以被集成，使得放大器102包括部分或全部保护电路104。
晶体管堆叠
图2是示出***200的实施例的图，***200包括示例保护电路104和具有多个晶体管110、220的示例放大器102。保护电路104可以被配置为防止或降低晶体管110、220中的一个或多个的击穿的可能性。***200可以包括关于图1的***100描述的特征中的任何一个或任何组合。例如，***200可以包括保护电路104、第一晶体管110或电路106。另外，如图2所示，***200可以包括与第一晶体管电连通的第二晶体管220，并且还可以包括电路208。在一些情况下，图1的电路108可以包括第二晶体管220和/或电路208。
类似于放大器102的第一晶体管110，放大器102的第二晶体管220可以被配置为放大或切换电子信号和/或电力。晶体管220可以由半导体材料构成，并且可以包括至少三个端子。例如，晶体管220可以包括三个或四个端子晶体管，例如MOSFET(例如，NMOS、PMOS或CMOS)、BJT等。如图2所示，晶体管220可以包括第一电源端子222、控制端子224和/或第二电源端子226。在一些情况下，施加到一对晶体管220端子的电压或电流可以控制通过另一对端子的电流或电压。
在所示实施例中，第一晶体管110与第二晶体管220串联连接(也称为堆叠)。在一些情况下，由于第一晶体管110堆叠在第二晶体管220之上或之上的外观，该串联连接可以被称为第一晶体管110和第二晶体管220之间的堆叠布置。在一些情况下，串联连接或堆叠晶体管110、220可以允许放大器102实现更高的输出功率，而不会导致晶体管110、220中的任何一个的击穿。例如，每个堆叠晶体管110、220的控制端子112、224的特定阻抗可以导致可以在晶体管110、220上均等地划分的电压摆动，并且允许具有更高电源电压的更高功率。在一些情况下，电容器可以电耦合在控制端子112或224与地之间，并且可以用作分压器，这将参考图4更详细地描述。尽管在堆叠布置中仅示出了两个晶体管110、220，更多晶体管可以包括在堆叠中。
晶体管110和220中的一个或两个可以匹配阈值功率阻抗(有时称为R-opt)，其在一些情况下可以是期望的或最大的功率阻抗，或阈值效率，在一些实施例中可以是最高效率。在一些情况下，通过将晶体管110、220与R-opt匹配，***200可以为每个晶体管110、220实现期望的输出功率(例如，阈值输出功率、最大输出功率等)和/或期望的效率(例如，阈值效率、最大效率等)。例如，对于CMOS晶体管，当漏源电压Vds(即，穿过晶体管的漏源端子的电压)等于输出电压(Vo)，并且通过功率匹配时，器件上的最大电压摆幅大约为2*Vo。为了避免由于漏极-源极电压之间的电压而击穿，如果Vds超过阈值电压，则***200可以将漏极端子和源极端子之间的电压摆动限制为小于击穿电压BVDS。晶体管的击穿电压BVDS可以是漏-源电压Vds，其导致晶体管进入击穿操作区域。击穿操作区域包括晶体管在其漏极-源极端子上接收过多电压或电流的区域，这导致漏极-源极端子击穿。
在一些情况下，例如高压工艺，一些保护电路可以包括一个或多个二极管，其可以电耦合到第一晶体管的第一电源端子。通过在输出端添加二极管，任何高于所需电压的额外摆动都可以打开二极管，二极管可以截断信号。然而，该技术对于具有低击穿电压的纳米级CMOS工艺可能没有用。例如，给出28nmCMOS工艺，击穿电压BVDS约为0.65伏特，AC击穿约为1.2伏特，在50欧姆负载阻抗下，单个晶体管上的1伏大信号摆幅，晶体管距离击穿约200mV。因此，大约500mV至800mV的二极管导通电压不会保护晶体管免于击穿。相反，保护电路104可以有利地保护放大器的晶体管，尽管低击穿电压。
图3是示出***300的实施例的图，***300包括示例放大器102和包括至少一个晶体管330的示例保护电路104。***300可以包括分别关于图1和2的***100或200描述的组件中的任何一个或任何组合。例如，放大器102可以包括晶体管110、电路106和电路108。此外，保护电路104可以包括晶体管330、电路318、电路320和/或一个或多个传感元件302、304。
类似于放大器102的晶体管110，保护电路104的晶体管330可以被配置为放大或切换电子信号和/或电力。晶体管330可以由半导体材料构成，并且可以包括至少三个端子。例如，晶体管330可以包括三个或四个端子晶体管，例如MOSFET(例如，NMOS、PMOS或CMOS)、BJT等。如图3所示，晶体管330可以包括第一电源端子312、控制端子314和/或第二电源端子316。在一些情况下，施加到一对晶体管330端子的电压或电流可以通过另一对端子控制电流或电压。
保护电路104的晶体管330可以电耦合到放大器的晶体管110。例如，晶体管330的第一电源端子312可以经由传感元件304电耦合到晶体管110的第一电源端子。类似地，晶体管330的控制端子314可以通过传感元件302电耦合到晶体管114的控制端子。传感元件302、304可以是电阻、电容、电感或阻抗元件。例如，传感元件302、304可以包括电容器、电阻器、电感器、二极管、MOSFET、BJT、传输线、耦合器等中的一个或多个。
如下面更详细描述的，控制端子114处的电压可以是第一电源端子112处的电压和/或控制端子114与第一电源端子112之间的电容的函数。此外，控制端子314处的电压可以是传感元件302的阻抗和/或控制端子114处的电压的函数。类似地，第一电源端子312处的电压可以是传感元件304的阻抗和/或第一电源端子112处的电压的函数。因此，传感元件302、304的阻抗或尺寸可以通过控制从放大器102移除多少功率来影响保护电路102的操作。也就是说，传感元件302或304处的较高阻抗可以在保护电路开始去除放大器的电压之前导致更高的电压阈值。相反，在保护电路开始去除放大器处的电压之前，传感元件302或304处的较低阻抗可导致较低的电压阈值。
使用图3的拓扑的益处在于，当晶体管110处的电压增加到满足晶体管100的阈值击穿电压的电压时，保护电路102可以降低晶体管110处的电压，使得晶体管110处的电压不超过该阈值击穿电压。换句话说，保护电路102可以将晶体管110的操作维持在除击穿操作区域之外的操作区域。类似地，如果晶体管110工作使得第一电源端子112和第二电源端子114之间的电压低于晶体管的击穿电压，则保护电路102的控制端子314处的电压可以足够低，使得保护电路的晶体管330未被激活或导通，因此保护电路102在其工作时不会减小或基本上不减小来自放大器102的功率。
例如，放大器102可以在第一电源端子112处经历电压，其可以在控制端子114处感应电压。此外，控制端子314处的电压至少部分地基于传感元件302和控制端子114处的电压而被感应。如果控制端子314和第二电源端子316之间的电压(例如，CMOS晶体管的栅极-源极电压)满足在源极端子316和漏极端子312之间形成导电路径所需的最小电压，则漏极电流可以从漏极端子312流到源极端子316，导致放大器的电源端子112处的电压或功率降低。因此，如果电源端子112处的电压满足阈值电压，则晶体管110处的至少一些能量可以通过晶体管330传递到保护电路104，以减小放大器102的晶体管110所经历的电压或电压摆动。通过降低放大器102的晶体管110处的电压，晶体管可以继续操作，使得第一电源端子112和第二电源端子114之间的电压低于晶体管的击穿电压。因此，保护电路可以有利地保护放大器免于由于超过正常工作电压的电压或对应于击穿电压的阈值工作电压而击穿。
图4是示出***400的实施例的图，***400包括示例放大器102和示例保护电路104。***400可以包括分别关于图1、2和3的***100、200或300描述的组件中的任何一个或任何组合。例如，***400可以包括放大器102和保护电路104。放大器102可以包括第一晶体管110、第二晶体管220、电路106和电路208。保护电路104可以电耦合到放大器，并且可以包括传感元件302和304、晶体管330和电路318。
在CMOS晶体管中，端子之间存在至少三个器件特定的电容：用于栅极-源极、栅极-漏极和漏极-源极的电容。在图4的示例中，放大器102的电路208包括电容器Cn，电耦合在地和放大器102的第一晶体管110的栅极端子114之间。假设传感元件302的阻抗Z1和传感元件304的阻抗Z2为高，电容器Cn可以与分压器类似地执行，其中栅极电压Vgn(在栅极端子114处测量)可以由等式2表示，其中Vdn是晶体管110的漏极端子112处的漏极电压，Cgdn是器件特定的栅极-漏极电容，Cn是电路208的电容器Cn处的电容。
如图所示，电路208可以附加地或替代地包括电容器Cn1，其电耦合在地和放大器102的第二晶体管220的栅极端子224之间。因此，在所示的实现中，在晶体管220的漏极端子222处的电压与晶体管220的栅极端子224处的电压之间存在类似于等式2的关系。
另外，电路208可以包括晶体管440。晶体管440的漏极端子442可以电耦合到第二晶体管220的源极端子226。栅极端子444可以被配置为接收输入信号Vin。源极端子446可以电耦合到地。
保护电路104的电路318可以包括RC电路，其可以包括至少一个电阻器R和至少一个电容器C。电路318可以电耦合在保护电路104的晶体管330的源极端子316和地之间。
如本文所述，保护电路104可包括一个或多个传感元件，例如传感元件302、304。例如，传感元件302可电耦合在放大器102的晶体管110的栅极端子114与保护电路102的晶体管330的栅极端子314之间。因此，晶体管330的栅极电压Vgz(可以在栅极端子314处测量)可以是传感元件302的阻抗Z1的函数。例如，栅极电压Vgz可以是栅极电压Vgn的比例因子，并且可以由等式3表示，其中scale_factor_1是传感元件302的阻抗Z1的函数。
Vgz＝scale_factor_1*Vgn (等式3)
类似地，传感元件302可以电耦合在放大器102的晶体管110的漏极端子112和保护电路102的晶体管330的漏极端子312之间。因此，晶体管330的漏极电压Vdz(可以在栅极端子312处测量)可以是传感元件304的阻抗Z2的函数。例如，漏极电压Vdz可以是漏极电压Vdn的比例因子，并且可以由等式4表示，其中scale_factor_2是传感元件304的阻抗Z2的函数。
Vdz＝scale_factor_2*Vdn (等式4)
源电压Vsz是保护电路104的晶体管330的源极端子316处的电压，并且可以是恒定值，例如，具有适当的R&C值。
漏极电流Idz可以被描述为保护电路104的晶体管330的漏极端子312和源极端子316之间的电流，并且阈值电压Vth可以被描述为在源极端子316和漏极端子312之间形成导电路径所需的最小栅极-源极电压Vgs。当晶体管330工作在饱和区域时，漏极电流Idz可由等式5表示，其中Idz↑是增加的漏极电流Idz，vgz↑是晶体管110的栅极电压vgz的增加，vth是晶体管110的阈值电压，λ是沟道长度调制参数(通常为V-1)，并且Vdz↑是晶体管110的漏极电压Vdz的增加。
许多短信道设备在速度饱和区域中操作。当晶体管330在速度饱和区域中操作时，漏极电流Idz可由等式6表示，其中Idz是晶体管330的漏极端子312与源极端子316之间的电流，w为晶体管宽度，vsat是载流子速度饱和度(以m/s为单位)，vgz↑是晶体管110的栅极电压vgz的增加，vth是晶体管110的阈值电压，λ是沟道长度调制参数(通常为V-1)中，Vdz↑是晶体管110的漏极电压Vdz的增加。
Idz＝w*vsat*(vgz↑-vth)*(1+λ*Vdz↑) (等式6)
如上面的关系所证明的，保护电路102可以有利地保护晶体管110免于击穿。例如，通过适当地缩放或选择保护电路的晶体管330的尺寸、传感元件302的阻抗Z1和传感元件304的阻抗Z2，保护电路可以被配置为通过限制放大器的晶体管110的漏-源电压Vds来保护放大器102，使得晶体管110在安全操作区域中操作。因此，在正常条件下，保护电路可以关闭或不激活。也就是说，当晶体管110在安全操作区域中操作时，保护电路102可以关闭，并且在一些情况下，不会降低晶体管110的功率。相反，当晶体管220处的电压摆动增加使得使晶体管220在安全工作区域外工作时，保护电路102可以被配置为导通以保护放大器102，从而减小晶体管110处的电压摆动，使得晶体管110将在安全工作区域中操作。
例如，VSWR或ZL的变化引起漏极端子112处的漏极电压Vdn的变化。例如，随着VSWR增加，漏极电压Vdn也可以增加。漏极电压Vdn的增加引起电阻器330处的漏极电压Vdz的增加，以及晶体管110处的栅极电压Vgn的增加和晶体管330处的栅极电压Vgz的增加。如果VSWR高到足以导致栅极电压Vgn激活晶体管330，然后，VSWR的变化还引起漏极电流Idz流过晶体管330，晶体管330将来自晶体管110的至少一部分能量传递到并通过保护电路104，从而导致漏极端子112处的漏极电压Vdn降低。因此，保护电路104可以有利地为晶体管110提供功率耗散的方法，因为保护电路104可以在当漏极电压Vdn满足阈值电压时限制或减小放大器102的漏极电压Vdn或漏极-源极电压Vds。在一些情况下，可以调整传感元件302和304的尺寸和/或阻抗以修改阈值电压。换句话说，传感元件302和304的阻抗值或大小可以确定放大器102的漏极端子112处允许的最大电压。
PVT补偿
图5是示出***500的实施例的图，***500包括示例放大器102和示例保护电路104。***500可以包括分别关于图1、2、3和4的***100、200、300或400描述的组件中的任何一个或任何组合。例如，***500可以包括放大器102和保护电路104。
与其他电路相比，CMOS电路易受工艺、电源电压和温度(PVT)变化的影响。其中，PVT可变性会影响特定晶体管的击穿电压。例如，即使相同品牌和型号的晶体管也可以至少部分地基于PVT变化而具有不同的击穿电压。因此，在一些情况下，保护电路104可以限制和/或补偿与放大器102相关联的PVT可变性。例如，保护电路104的至少一部分可以跟踪放大器102的电路以补偿PVT变化。也就是说，保护电路104的至少一部分可以对应于或匹配放大器102的电路的至少一部分，使得保护电路104可以包括放大器102的电路的至少一些组件的相同布置。
通过用相同的元件排列跟踪放大器(例如，将晶体管330与晶体管110匹配，将晶体管550与晶体管220匹配，和/或将晶体管660与晶体管440匹配)，保护电路102可以为放大器提供保护，如果存在PVT变化，确保特定晶体管对(例如，晶体管110和330、晶体管220和550，和/或晶体管440和660)的每个晶体管都能以相同的方式受到PVT变化的影响。因此，如果PVT变化导致晶体管220的击穿电压降低，则PVT变化将类似地导致晶体管550的击穿电压降低。因为晶体管550跟踪晶体管220，并且将受到PVT变化以相同方式影响，所以晶体管550可以向晶体管220提供与晶体管330提供晶体管110相同的保护和性能，如本文所述。
如图所示，保护电路104可以包括在一个或多个晶体管对的栅极之间的偏置电路(例如R偏置或V偏置)。例如，偏置电路，例如电阻器R偏置，可以将放大器102与保护电路104隔离。此外，为了控制每个晶体管，V偏置可以是故意施加在晶体管对之间的直流电压。应当注意，保护电路可以使用各种偏置技术中的任何一种，包括但不限于电流源、来自Vdd的R和R等。
关于图5描述的概念与本文描述的实施例和/或特征的任何组合相容并且可以结合使用，例如与图1-4中的任何一个相关联的那些。
术语
除非上下文另有说明，否则在整个说明书和权利要求书中，词语“包括”、“包含”、“含有”、“具有”等通常应以包含性的含义来解释，而不是排他性的或详尽的意思；也就是说，在“包括但不限于”的意义上。如本文通常所使用的，“耦合”一词是指两个或更多个元素，它们可以彼此直接耦合，或者通过一个或多个中间元素耦合。同样地，如本文通常使用的词语“连接”是指可以直接连接或通过一个或多个中间元件连接的两个或更多个元件。另外，当在本申请中使用时，词语“此处”、“上方”、“下方”和类似含义的词语应当指代本申请的整体而不是指本申请的任何特定部分。在上下文允许的情况下，使用单数或复数的上述详细描述中的词语也可以分别包括复数或单数。关于两个或更多个项目的列表中的“或”一词通常旨在包含对该词的所有以下解释：列表中的任何项目、列表中的所有项目以及列表中的项目的任何组合。
此外，除非另有明确说明或在所使用的上下文中以其他方式理解，否则本文使用的条件语言，例如“可以”、“可能”、“例如”、“诸如”等等，通常旨在表达某些实施例包括，而其他实施例不包括某些特征、元素和/或状态。因此，这种条件语言通常不旨在暗示一个或多个实施例以任何方式需要特征、元素和/或状态，或者一个或多个实施例必须包括用于确定在任何特定实施例中是否包括或将要执行这些特征、元素和/或状态的逻辑。
虽然已经描述了某些实施例，但是这些实施例仅作为示例呈现，并且不旨在限制本公开的范围。实际上，这里描述的新颖方法、设备、***、装置和集成电路可以以各种其他形式体现；此外，在不脱离本公开的精神的情况下，可以对这里描述的方法、设备和***的形式进行各种省略、替换和改变。
本文提出的权利要求是单一依赖格式，适用于在美国专利商标局提交。然而，应该假设权利要求中的每一个可以多次依赖于任何前述权利要求，除非在技术上不可行。

Claims (16)

1.一种设备，包括：
放大器；和
保护电路，电耦合到所述放大器的控制端子，所述保护电路被配置为至少部分地基于所述放大器的控制端子处或所述放大器的电源端子处的功率超过阈值功率而减小所述放大器处的电压摆动，
其中所述放大器包括堆叠布置的第一晶体管和第二晶体管，使得所述第一晶体管的电源端子电耦合到所述第二晶体管的电源端子，并且其中所述控制端子包括所述第一晶体管的控制端子，
其中所述保护电路包括堆叠布置的第一晶体管和第二晶体管，使得所述保护电路的第一晶体管的电源端子电耦合到所述保护电路的第二晶体管的电源端子，其中:
所述保护电路的第一晶体管的控制端子电耦合到所述放大器的第一晶体管的控制端子，
所述保护电路的第一晶体管的电源端子电耦合到所述放大器的第一晶体管的电源端子，和
所述保护电路的第二晶体管的控制端子电耦合到所述放大器的第二晶体管的控制端子。
2.权利要求1所述的设备，其中为了减少所述放大器处的电压摆动，所述保护电路被配置为降低所述放大器的电源端子处的电压。
3.权利要求1所述的设备，其中所述放大器包括晶体管，其中所述控制端子包括所述晶体管的控制端子，并且其中所述电源端子包括所述晶体管的电源端子。
4.权利要求3所述的设备，其中晶体管包括互补金属氧化物半导体CMOS晶体管，其中所述电压摆动包括在CMOS晶体管的漏极和CMOS晶体管的源极之间的电压摆动。
5.权利要求3所述的设备，其中所述保护电路包括晶体管，其中所述保护电路的晶体管的控制端子电耦合到所述放大器的晶体管的控制端子。
6.权利要求5所述的设备，其中所述保护电路的晶体管的电源端子电耦合到所述放大器的晶体管的电源端子。
7.权利要求6所述的设备，其中所述保护电路还包括以下中的至少一种：
第一传感元件，电耦合在所述保护电路的晶体管的控制端子与所述放大器的晶体管的控制端子之间；或
第二传感元件，电耦合在所述保护电路的晶体管的电源端子与所述放大器的晶体管的电源端子之间。
8.权利要求7所述的设备，其中所述第一传感元件或所述第二传感元件中的至少一种包括电容器、电阻器、电感器、二极管、金属氧化物半导体场效应晶体管MOSFET、双极结晶体管BJT、传输线或耦合器中的一种或多种。
9.一种被配置为防止放大器击穿的保护电路，所述保护电路包括：
第一传感元件；
第一晶体管，包括通过所述第一传感元件电耦合到所述放大器的第二晶体管的控制端子的控制端子；
第二传感元件，其中所述第一晶体管包括电源端子，所述电源端子通过所述第二传感元件电耦合到所述第二晶体管的控制端子，其中所述第二晶体管的电源端子是第一电源端子，其中第二晶体管包括第二电源端子，其中所述放大器包括与所述第二晶体管堆叠布置的第三晶体管，使得所述第二晶体管的第二电源端子电耦合到第三晶体管的电源端子；和
第四晶体管，包括电耦合到所述第三晶体管的控制端子的控制端子，
其中所述保护电路被配置为至少部分地基于第二晶体管的控制端子处的功率超过阈值功率而减少所述放大器的电源端子处的电压摆动。
10.权利要求9所述的保护电路，其中所述第一晶体管的电源端子是所述第一晶体管的第一电源端子，其中所述第四晶体管包括电耦合到所述第一晶体管的第二电源端子的电源端子。
11.权利要求10所述的保护电路，其中所述第一晶体管包括第一互补金属氧化物半导体CMOS晶体管，其中所述第三晶体管包括第三CMOS晶体管，其中第一CMOS晶体管的控制端子包括第一CMOS晶体管的栅极端子，其中所述第一CMOS晶体管的第一电源端子包括第一CMOS晶体管的漏极端子，其中所述第一CMOS晶体管的第二电源端子包括第一CMOS晶体管的源极端子，其中所述第三CMOS晶体管的控制端子包括第三CMOS晶体管的栅极端子，其中所述第三CMOS晶体管的电源端子包括第三CMOS晶体管的漏极端子。
12.权利要求9所述的保护电路，其中所述第一晶体管包括互补金属氧化物半导体CMOS晶体管，其中所述控制端子包括CMOS晶体管的栅极端子。
13.一种***，包括：
放大器；和
保护电路，电耦合到所述放大器的控制端子，所述保护电路被配置为至少部分地基于所述放大器的控制端子处或所述放大器的电源端子处的功率超过阈值功率而减小所述放大器处的电压摆动，
其中所述放大器包括堆叠布置的第一晶体管和第二晶体管，使得所述第一晶体管的电源端子电耦合到所述第二晶体管的电源端子，并且其中所述控制端子包括所述第一晶体管的控制端子，
其中所述保护电路包括堆叠布置的第一晶体管和第二晶体管，使得所述保护电路的第一晶体管的电源端子电耦合到所述保护电路的第二晶体管的电源端子，其中:
所述保护电路的第一晶体管的控制端子电耦合到所述放大器的第一晶体管的控制端子，
所述保护电路的第一晶体管的电源端子电耦合到所述放大器的第一晶体管的电源端子，和
所述保护电路的第二晶体管的控制端子电耦合到所述放大器的第二晶体管的控制端子。
14.权利要求13所述的***，其中为了减少所述放大器处的电压摆动，所述保护电路被配置为降低所述放大器的电源端子处的电压。
15.权利要求13所述的***，其中所述放大器包括互补金属氧化物半导体CMOS晶体管，其中所述控制端子包括CMOS晶体管的栅极端子，并且其中所述电源端子包括CMOS晶体管的漏极端子，其中所述电压摆动包括CMOS晶体管的漏极端子与CMOS晶体管的源极端子之间的电压摆动。
16.权利要求15所述的***，其中所述保护电路包括CMOS晶体管，其中所述保护电路的CMOS晶体管的栅极端子通过第一传感元件电耦合到所述放大器的晶体管的栅极端子，其中所述保护电路的CMOS晶体管的漏极端子通过第二传感元件电耦合到所述放大器的CMOS晶体管的漏极端子。
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