CN110797337B - 分接头单元、集成电路、集成电路设计方法及*** - Google Patents

分接头单元、集成电路、集成电路设计方法及*** Download PDF

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Abstract

集成电路设计方法包括：接收集成电路设计，和确定用于所述集成电路设计的平面布置图。所述平面布置图包括多个功能单元和多个分接头单元的布置。确定所述平面布置图中的潜在闩锁位置；以及基于确定的潜在闩锁位置修改所述多个功能单元或所述多个分接头单元中的至少一个的配置。本发明的实施例还提供了分接头单元、集成电路、集成电路设计***。

Description

分接头单元、集成电路、集成电路设计方法及***
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及分接头单元、集成电路、集成电路设计方法及***。
背景技术
集成电路通常包括具有复杂相互关系的成千上万的部件。通常使用被称为电子设计自动化(EDA)的高度自动化工艺来设计这些电路。EDA从以硬件描述语言(HDI)所提供的功能规范开始并且通过包括称为单元的基本电路部件的规范、单元的物理配置、和互连单元的布线的电路设计规范继续。单元使用特定集成电路的技术实施逻辑或其他电子功能。
EDA可以划分为诸如合成、放置、布线等的一系列阶段。这些步骤中的每个步骤可以包含从单元库中选择单元。通常使用各种单元组合的大量不同电路设计可以满足电路的功能规范。闩锁是由于通过集成电路中的相邻结所形成的寄生双极晶体管而有时在集成电路中产生的一种类型的短路。EDA工具可以包括集成电路设计中的分接头单元(top cell，又称抽头单元)，其中，该分接头单元可以提供晶体管的主体偏压以防止闩锁。
发明内容
根据本发明的一方面，提供了一种集成电路，包括：衬底，限定具有第一边界和与所述第一边界相对的第二边界的***；多个电路元件，在所述衬底中或上布置为多行，通过选自单元库的多个标准单元来限定所述电路元件，其中，所述多个标准单元包括多个分接头单元；以及其中，所述多行包括第一行，所述第一行仅包括分接头单元。
根据本发明的另一方面，提供了一种设计集成电路的方法，包括：接收集成电路设计；确定用于所述集成电路设计的平面布置图，其中，所述平面布置图包括多个功能单元和多个分接头单元的布置，所述多个功能单元配置为执行预定功能；确定所述平面布置图中的潜在闩锁位置；以及基于确定的潜在闩锁位置修改所述多个功能单元或所述多个分接头单元中至少一个的配置；其中，通过处理器来执行所述方法的至少一个步骤。
根据本发明的又一方面，提供了一种集成电路设计***，包括：处理器；计算机可读介质，通过所述处理器访问，所述计算机可读介质存储限定多个功能单元和多个分接头单元的单元库，所述多个功能单元配置为执行预定功能，所述计算机可读介质存储指令，其中，当通过所述处理器执行所述指令时，实施方法，所述方法包括：接收集成电路设计；基于所述集成电路设计从所述单元库中选择多个功能单元；将所述多个功能单元配置在平面布置图中；将所述多个分接头单元配置在所述平面布置图的预定位置中；以及确定所述平面布置图中的潜在闩锁位置。
附图说明
当结合附图进行阅读时，根据以下详细的描述来更好地理解本发明的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。
图1是根据一些实施例示出处理***的示例的框图。
图2是根据一些实施例示出集成电路设计方法的示例的多方面的流程图。
图3A、图3B和图3C是根据一些实施例的集成电路底面的示例的多方面。
图4示出了根据一些实施例的集成电路底面的示例的多方面。
图5是根据一些实施例示出的集成电路的底面的示例的多方面的流程图。
图6是根据一些实施例的标准单元模块的示例的示意图。
图7是根据一些实施例的标准单元模块的另一示例的示意图。
图8是根据一些实施例的单元建模工艺的示例。
图9是根据一些实施例的单元建模工艺的另一示例。
图10示出了根据一些实施例的分接头单元建模工艺的另一示例多个方面。
图11至图14示出了根据一些实施例的分接头单元配置的各个示例。
图15是示出根据一些实施例的集成电路设计方法的示例的多个方面的流程图。
图16是示出根据一些实施例的集成电路设计方法的另一示例的多个方面的流程图。
图17示出了根据一些实施例的二维用户接口显示的示例。
图18示出了根据一些实施例的三维用户接口显示的示例。
具体实施方式
本发明提供了许多不同的用于实施所提供主题的不同特征的实施例或实例。以下描述部件和配置的具体实例以简化本发明。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附加部件使得第一部件和第二部分没有直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。
此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“在…之下”、“下部”、“上方”、“上部”等)以描述图中所示的一个元件或部件与另一个(一些)元件或部件的关系。除图中所示的定向之外，空间相对术语意欲包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述符可因此进行类似的解释。
电子设计自动化(EDA)工具和方法帮助在半导体衬底上设计、划分和放置微电子集成电路。该工艺通常包括将电路的性能描述转换为功能描述，该功能描述然后分解为多个逻辑功能并且使用标准单元库映射为多个单元。一旦映射，就执行合成以将结构设计转换为物理布局，时钟树被构建为使结构元件同步并且该设计是优化后布局。
图1是示出根据本文中所公开的一些实施例的处理***100的示例的框图。处理***100可以用于根据本文中所讨论的各个处理而实施EDA***。处理***100包括处理单元110，诸如，台式计算机、工作站、便携式计算机、定制为用于特定应用的专用单元、智能电话或平板电脑等。处理***100可以配备有显示器114和一个或多个输入/输出装置112，诸如，鼠标、键盘、触摸屏、打印机等。处理单元110还包括连接至总线130的中央处理单元(CPU)120、存储器122、大容量存储装置124、视频适配器126和I/O接口128。
总线130可以是任何类型的几个总线架构中一个或多个，包括存储器总线或存储控制器、周边总线或视频总线。CPU 120可以包括任何类型的电子数据处理器，并且存储器122可以包括任何类型的***存储器，诸如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、或只读存储器(ROM)。
大容量存储装置124可以包括任何类型的存储装置，该存储装置配置为存储数据、程序、或其他信息并且可经由总线130访问数据、程序、或其他信息。例如，大容量存储装置124可以包括硬盘驱动器、磁盘驱动器、光盘驱动器、或闪速存储器等中的一个或多个。
如本文中所使用的术语计算机可读介质可以包括计算机存储介质，诸如上述***存储器和存储装置。计算机存储介质可以包括以存储诸如计算机可读指令、数据结构或程序模块的信息的任何方法或技术而实施的易失性或非易失性、可移除的或非可移除的介质。存储器122和大容量存储装置124是计算机存储介质示例(例如，存储器)。大容量存储装置可以进一步存储如本文将在以下讨论的标准单元库。
计算机存储介质可以包括RAM、ROM、电可擦除只读存储器(EEPROM)、闪速存储器或其他存储技术、CD-ROM、数字通用光盘(DVD)或其他光学存储器、磁盒、磁带、磁盘、磁盘存储器或其他磁性存储装置、或者可以用于存储信息并且可以通过处理装置100访问的任何其他制品。任何这种计算机存储介质可以是处理装置100的部分。计算机存储介质不包括载波或其他传播或调制的数据信号。
通信介质可以通过计算机可读指令、数据结构、程序模块、或者调制数据信号的其他数据(诸如载波或其他传输机制)来实现，并包括任何信息传递介质。术语“调制数据信号”可以描述具有一个或多个特征的信号，其中，以对信号信息进行编码的这种方式设置或改变该信号。举例说明并且通过非限制的方式，通信介质可以包括有线介质，诸如有线网络或直接有线连接；和无线介质，诸如声学、射频(RF)、红外线和其他无线介质。
视频适配器126和I/O接口128提供接口以将外部输入和输出装置耦合至处理单元110。如图1所示，输入和输出装置的示例包括耦合至视频适配器126的显示器114和耦合至I/O接口128的I/O装置112，诸如鼠标、键盘、打印机等。其他装置可以耦合至处理单元110并且可以利用附加或较少接口卡。例如，串行接口卡(未示出)可以被用于为打印机提供串行接口。处理单元110还可以包括网络接口140，该网络接口可以是局域网(LAN)或广域网(WAN)116的有线链路和/或无线链路。
处理***100的实施例可以包括其他部件。例如，处理***100可以包括电源、电缆、母板、可移除的存储介质、机箱等。尽管未示出，但是这些其他部件被视为处理***100部分。
在一些示例中，通过CPU 120执行软件代码，以分析用户设计，从而创建物理集成电路布局。可以通过CPU 120经由总线130从存储器122、大容量存储装置124等获取软件代码，或者通过网络接口140远程获取该软件代码。此外，在一些示例中，基于功能集成电路设计创建物理集成电路布局，其中，通过I/O接口128接收该物理集成电路布局和/或根据通过软件代码所实施的各种方法和工艺将该物理集成电路布局存储在存储器122或124中。
标准单元可以包括全部器件，诸如晶体管、二极管、电容器、电阻器或电感器，或者可以包括布置为实现一些特定功能的几个器件组，诸如，反相器、触发器、存储器单元、或者放大器等。除了使功能设计更易于概念化之外，标准单元的使用还可以减小用于IC内的布局部件的设计规则检查(DRC)的检验时间，因为可以以单个DRC时间检查在整个布局上重复的标准单元，而不是单独地检测每个例示。基于接收到的功能电路描述，***100配置为从单元库中选择标准单元。
图2通常示出了可以通过处理***100实现的示例性集成电路设计和制造工艺200，其中，该处理***100用于由用户提供的性能/功能设计生成物理布局。用户设计202基于应用于整体设计的输入的各种信号或刺激物而指定电路的期望性能或功能，并且可以适当的编程语言进行编写。设计202由用户通过I/O接口128上传至处理单元110(参见图1)。可选地，该设计202可以上传和/或保存在存储器122或者大容量存储装置124上，或者可以由远程用户通过网络接口140进行设计202。
对设计执行合成204，其中，设计202要求的性能和/或功能通过将设计与标准单元(诸如，来自一个或多个单元库208)相匹配而转换为功能相等的逻辑门级电路描述。单元库208包含预设计部件或者功能单元的列表，其中，每个功能单元可以执行预定功能。多个单元存储在单元库208中作为包括内部电路元件、这些电路元件的各种连接、预设计物理布局图案的信息，该预设计物理布局图案包括每个单元的单元高度、以及单元的设计的电源轨、掺杂剂注入、阱等。附加地，存储单元还可以包括单元的形状、用于外部连接的端子位置、延迟特征、功耗等。合成204导致功能相等的逻辑门级电路描述，诸如门级网表206。例如，单元库208可以存储在包含在大容量存储器124中的一个或多个数据库中。基于门级网表206，可以生成光刻掩模210，从而用于制造集成电路212。
单元库208可以进一步包括多个分接头单元。多个分接头单元防止集成电路的不期望的闩锁，其中，由形成在集成电路中的寄生双极晶体管可以导致该不期望的闩锁。通过多个分接头单元，n阱耦合至VDD电源轨，并且p阱区域或p型衬底耦合至VSS电源轨(通常电接地)。
在一些示例中，设计“平面布置图”确定为包括多行，其中，该多个标准单元布置为多行。图3A至图3C示出了示例性平面布置图300的各种重复。平面布置图300提供根据图2所示的方法而制造的集成电路的布局。同样地，平面布置图300示出了衬底302上布置为多行304的多个功能单元310和多个分接头单元312。
在一些集成电路工艺中，可以指定预定的、最大分接头与分接头距离，并且多个分接头单元相应地分配在平面布置图中。例如，使用具有反相器(inverter)阵列的测试芯片来确定这种最大分接头与分接头距离，从而提供最坏壳体闩锁条件以确定避免闩锁的单元位置。然而，根据要制造的集成电路器件的实际功能设计，这种最大分接头与分接头距离无法确定或者甚至评估在特定设计的整个实际单元分布上的潜在闩锁敏感性。这可能导致提供太多的分接头单元，对于较低分接头密度是足够的设计来说会导致面积浪费，并且进一步潜在地导致诸如高性能产品的定时劣化。在这种高性能设计中，更高的分接头密度可能会与最佳单元放置产生冲突，使得关键布线路径更长。此外，一些区域可以会提供不足的分接头单元，从而导致闩锁。
根据本发明的一些方面，对于平面布置图的标准放置与布线(P&R)框，确定闩锁敏感性。另外地，提供了解决关键闩锁区域的方案。
参考图3A，在一些示例中，多个分接头单元312最初位于多行304的预定位置中。在图3A所示的示例中，多个分接头单元312最初设置为在平面布置图300的任一侧的多列中垂直延伸，以及在平面布置图30的中央区域中的垂直列中垂直延伸。注意，平面布置图300进一步包括不存在最初放置的多个功能单元310或多个分接头单元312的位置306。
图4示出了在放置多个功能单元310之前的另一初始平面布置图400。在图4的示例中，平面布置图400的某些行304仅包括多个分接头单元312(only tap cells)。图4所示的平面布置图400中的衬底302限定了具有第一或顶部边界402和与第一边界相对的第二或底部边界404的***。在图4所示的平面布置图400中，直接邻近顶部边界402的第一行304和直接邻近底部边界404的第二行304b仅包括分接头单元312。附加地，穿过在平面布置图400的中心水平延伸的另一行304c仅包括分接头单元312。添加这种专用行的多个分接头单元大幅度降低了集成电路装置的闩锁可能性而没有浪费平面布置图400中的大量面积。所示的示例示出了分接头单元的三个水平行，但是在其他实施例中，可以提供更多行或更少行的分接头单元。通常，多个分接头单元设置在平面布局图上下的多个垂直列中。在图4的示例中所示的多行304仅包括分接头单元，使得与先前的分接头单元实施方式相比较，平面布置图提供了附加的多个分接头单元。附加地，与顶部边界402和底部边界404等距地分隔开的多个分接头单元行304进一步有助于减小闩锁可能性。
现在参考图5，示出了用于设计集成电路的示例性方法220的进一步的多个方面。例如，通过图1所示的处理器120和***100来执行方法220的各个步骤。在操作222中，对于存储在单元库232中的多个标准单元的每个标准单元，创建标准单元模块。单元模块可以进一步存储在单元库232中。
图6和图7概念性地示出了分别用于如图5的操作222所示的多个标准功能单元310和多个分接头单元312的单元模块创建工艺的多个方面。如图6所示，通过分别使用分布式电阻器614和616来模拟用于多个功能单元310的多个P阱612和多个N阱610。为了表示多个单元310的DC和AC电流的特征，多个电流源620设置成将电流注入到每个阱610、612中。在一些实施方式中，电流注入到单元310的中部。图7示出了分接头单元312的模型，其中，通过分布式电阻器616、614对连续P阱612和N阱610进行建模。为了模拟拾取电阻，电阻器622、624在单元电阻器614、616的中部连接在相应的电压源VDD和VSS之间。在图6和图7中所示的模型提供了简单和简洁的模型以表示多个单元310、312的DC和AC电流的特征。在其他实施例中，诸如电阻器和电感器的附加部件可以添加至模型，以根据需要进一步表示多个单元的多个方面。
图8和图9示出了单元建模工艺的附加方面。图8和图9均示出了包括多个功能标准单元310和多个分接头单元312、以及VDD和VSS电压源的平面布置图300的一部分。如结合图6和图7所述的，对多个标准单元310和多个分接头单元312中的每个进行建模。在图8和图9中，在平面布置图300下方示出了所示的多个单元的模型表示340、341，与模拟P阱的电阻器616。多个功能单元310的模型包括电流源620，该电流源将电流从多个单元310的中部注入表示P阱的电阻器616，以模拟多个适当的功能单元310的性能。该模型进一步包括多个填充单元311，该填充单元仅填充平面布置图的开口空间而没有将电流注入到阱中。基于多个标准单元的多个建模方面和诸如泄露和电阻的其他因素(介于多个分接头单元312和多个功能单元310之间的距离)，可以确定跨平面布置图的多个P阱和N阱的电压降。为了简洁，在图8和图9所示的模型中仅示出了多个P阱。在其他示例中，模型进一步包括多个N阱。
图10示出了对多倍高度单元进行建模的另一建模示例。多个较高单元将电流注入到多个P阱区段或N阱区段中。因此，单倍高度单元310a仅将电流注入到单个阱中。双倍高度单元310b是对称的。为了建模的目的，假设电流相等地分布在多个阱区段中。三倍高度单元310c是非对称的。因此，当建立阱模型时，分别表示每个阱区段的特征。
通常，如果跨P阱或N阱的电压降在给定位置处超出一些预定值，则在该位置处增加了闩锁风险。在一些实施例中，超过0.5伏的局部阱电压可能导致闩锁。
再次参考图5，在操作224处通过***100接收功能电路设计。基于功能设计，在操作226处创建初始平面布置图，诸如图3A中所示的平面布置图300。如在操作228中所指出的，使用多个功能单元310和多个分接头单元312的模型识别潜在闩锁位置。例如，基于确定的电压降来识别闩锁位置。基于预定的闩锁位置，在操作230中修改平面布置图300。例如，修改平面布置图可以包括移动多个功能单元310和/或多个分接头单元312；使用不同类型的多个分接头单元312等添加附加的多个分接头单元312以解决所识别的闩锁问题。
图3B示出了通过将附加的多个分接头单元310a添加至开口区域306中的一些来修改平面布置图300，以解决确定的潜在的闩锁问题。在图3C中，附加的较小多个分接头单元310b已经添加至较小的开口区域306。本发明在下文中进一步讨论了确定用于添加的多个分接头单元的位置和尺寸。
图11至图14示出了在多个实施例中所采用的多个不同的分接头单元312的示例。在某些实施例中，如图11所示，默认的分接头单元312包括两个P阱接触件802和两个N阱接触件800。如以上所示，多个分接头单元312用于防止集成电路的非期望的闩锁，从而可以导致形成在集成电路中的寄生双极晶体管。因此，多个分接头单元312提供了P阱接触件802，以将P阱或P型衬底耦合至VSS电源轨。N阱接触件800用于将N阱区域或N型衬底耦合至VDD电源轨。提供附加P阱和/或N阱接触件可以增加单元的尺寸，但是附加接触件降低了电阻，从而提供了附加电流路径以降低闩锁。
为了降低对于闩锁关键的平面位置中的接触电阻，可以采用具有附加接触件的较大分接头单元，诸如图12中的具有四个P阱接触件802和四个N阱接触件800的分接头单元312。图12所示的较大分接头单元312(例如，在图13所示的2+6布置(两个N阱/六个P阱接触件)或在图14所示的6+2布置中)还可以配置在与图11所示的版本相同的单元区域占位面积中。这根据需要提供了P阱或N阱接触件的较低接触电阻，从而减少闩锁。因此，图11的2+2分接头单元312可以用于该占位面积的非关键的闩锁区域，而诸如4+4、2+6、6+2等的较大分接头单元布置可以用于多个闩锁关键区域。
图15示出了示例性集成设计工艺240的又一些方面。如图2和图5所示，接收功能设计。基于接收的设计，在操作242中读取块放置文件，在操作244中从单元库获得用于适当的功能单元310的单元数据，并且在操作246中读取技术文件。模拟包括构建用于多个单元的电流源和电阻的网络的多个功能单元310和多个分接头单元312的多个方面，从而使用例如图6至图9所示的模型来模拟在操作248中所示的多个阱和分接头接触件。
然后检查平面布置图，并且基于在操作248中建立的模型信息(诸如基于结合以上图6至图9所述的模型和其他因素)在操作250中确定跨多个阱位置的电压降。如果跨多个阱位置的电压降超出预定值(诸如在一些实施例中1.5伏)，则识别潜在的闩锁位置。以这种方式，可以确定平面布置图中的潜在闩锁位置。基于确定的闩锁位置，在操作252中识别用于***附加的多个分接头单元的可用位置。如图3A至图3C所示，用于放置附加的多个分接头单元312的多个可用位置包括平面布置图300中的开口空间306，在该开口空间中先前没有定位多个功能单元310和多个分接头单元312。在一些示例中，然后重复操作250的电压降计算以继续识别并减少闩锁位置。
仍进一步地，在一些示例中，可以响应于闩锁位置确定移动多个功能单元310以创建如在操作254中所示的用于***附加的分接头单元的附加空间。可用在操作254之后，重复闩锁位置识别工艺250以进一步减少闩锁热点。因此，图15中所示的工艺提供了用于解决或去除潜在的闩锁热点的重复工艺。
图16是仍然示出所公开的设计工艺的又一些方面的流程图，以示出分接头单元***工艺260。工艺260在框262处开始，例如，根据图15中所示的工艺评估现有的平面布置图。如果没有识别出闩锁位置，则没有必要改变平面布置图，并且如在操作264中所示，使用现有的平面布置图。
如果识别出闩锁位置，则修改平面布置图300。在操作266中，将现有的平面布置图300的多个分接头单元312中的一个或多个通过不同的分接头单元布置替换。例如，可以通过诸如图12至图14中所示的较大的分接头单元来替换诸如图11所示的标准4+4分接头单元。在一些实施方式中，所示的方法是重复工艺以找到诸如闩锁风险、泄露、平面尺寸等的几个因素之间的最优平衡。例如，在以上所讨论的操作266中，可以添加多个附加的分接头单元和/或较大的分接头单元。在大幅度降低闩锁风险的同时，附加和/或较大的分接头单元可以导致其他因素，诸如泄露或平面尺寸不可接受地增加。因此，在操作266之后，如果没有识别出闩锁区域，则在操作268中，基于在图15的建模工艺248期间所确定的关于多个功能单元310的信息来确定用于平面布置图300的总泄露电流。在一些示例中，执行附加计算，例如，确定平面布置图的总布局尺寸。
基于在操作268中确定的泄露和布局尺寸，可以在操作270中调节分接头与分接头距离以通过诸如减小泄露和布局尺寸来更好地利用平面布置图区域。附加地，如果在操作266中识别出闩锁位置，则可以执行操作270以改变分接头与分接头位置，因此处理识别的闩锁热点。
如果在操作270以后没有识别出闩锁区域，则在操作272中再次计算平面布置图300的总泄露电流和平面布置图的总布局尺寸，以最优化如上所提及的平面布局。在操作274中，如果在操作270以后没有识别出闩锁区域或热点，则分析识别出的闩锁位置附近的区域以识别接近闩锁区域的开口空间306。然后，多个分接头单元312可以***这些区域中以处理闩锁位置。
如果在操作274之后没有识别出闩锁区域，则在操作276中再次计算平面布置图300的总泄露电流和平面布置图的总布局尺寸。此外，将操作268、272和276中的总泄露电流和布局尺寸计算进行比较以选择具有最小布局区域和最小泄露电流的平面布置图布置，同时还足够地降低闩锁风险。
在操作278中，如果在操作274之后识别出闩锁热点，则可以重新定位闩锁区域中的多个功能单元以获得用于***附加分接头单元的空间。在操作278之后，可以重复方法260，以识别避免闩锁问题的最佳平面布局。
根据本发明的又一些方面，在用户界面中显示闩锁位置以辅助解决闩锁问题。可以经由图1所示的***100的显示器114来显示用户界面。图17和图18示出了示例性用户界面，其中，显示用于平面布置图300的多行304的多部分的阱电压822。图17的用户界面820示出了二维显示，而图18中所示的用户界面821提供了三维显示。在区域824中，阱电压超过0.5伏，从而识别出闩锁关键区域。因此，为了消除闩锁关键区域，使用本文中所公开的各种示例性工艺来处理该区域824。
因此，所公开的各种实施例提供了以下程序：确定用于块放置和布线的闩锁风险，并且向电路设计者呈现整个设计的闩锁灵敏度的图形表示。此外，提供了用于减小设计的关键区域中的闩锁风险的工艺，以及最小化设计的非关键区域中的分接头单元开销的选项。所公开的示例还示出了调节为与闩锁风险的等级相匹配的适合的解决方案并最小化分接头单元开销。
所公开的各种实施例包括集成电路，该集成电路包括：衬底，限定具有第一边界和与所述第一边界相对的第二边界的***。多个电路元件在所述衬底中或上布置为多行。通过选自单元库的多个标准单元来限定所述电路元件。所述多个标准单元包括多个分接头单元；以及其中，所述多行包括第一行，所述第一行仅包括分接头单元。
在实施例中，所述多行还包括第二行，所述第一行直接邻近所述第一边界并且所述第二行直接邻近所述第二边界，并且所述第一行和所述第二行仅包括分接头单元。
在实施例中，所述衬底是矩形并且进一步包括第三边界和第四边界，所述第三边界和所述第四边界与所述第一边界和所述第二边界垂直地延伸并且位于所述第一边界和所述第二边界之间；其中，所述多个标准单元包括布置为列的多个第三分接头单元，所述多个第三分接头单元与所述第三边界和所述第四边界平行地延伸。
在实施例中，所述多个分接头单元配置为将n阱区域耦合至VDD电源轨并将p阱区域耦合至VSS电源轨，并且所述多个分接头单元均包括多个n阱接触件和多个p阱接触件。
在实施例中，所述多个分接头单元均包括数量不同的所述n阱接触件和所述p阱接触件。
在实施例中，所述多个标准单元包括多个功能单元，所述多个功能单元配置为执行预定功能，并且定位在所述第一行和所述第二行之间的多行包括多个功能单元和多个分接头单元。
根据所公开的又一些实施例，设计集成电路的方法包括：接收集成电路设计。确定用于所述集成电路设计的平面布置图。所述平面布置图包括多个功能单元的布置，所述多个功能单元中的每个配置执行预定功能。所述平面布置图还包括多个分接头单元。确定所述平面布置图中的潜在闩锁位置；以及基于确定的潜在闩锁位置修改所述多个功能单元或所述多个分接头单元中至少一个的配置。
在实施例中，修改所述配置包括将所述多个分接头单元中的选择分接头单元移动至所述平面布置图中的不同位置。
在实施例中，修改所述配置包括将附加分接头单元添加至所述平面布置图。
在实施例中，修改所述配置包括将所述多个功能单元中的选择功能单元移动至所述平面布置图中的不同位置。
在实施例中，方法进一步包括：将多个分接头单元放置在所述平面布置图的预定位置中；以及基于所述确定的潜在闩锁位置对放置在所述预定位置中的所述多个分接头单元重新定位。
在实施例中，所述平面布置图包括具有第一边界和与所述第一边界相对的第二边界的***；所述平面布置图包括配置有所述多个功能单元和所述多个分接头单元的多行，所述多行包括直接邻近所述第一边界的第一行和直接邻近所述第二边界的第二行；以及将所述多个分接头单元放置在所述平面布置图的预定位置中包括在所述第一行和所述第二行中仅放置分接头单元。
在实施例中，方法进一步包括对所述功能单元中的AC电流和DC电流建模。
在实施例中，对所述功能单元中的AC电流和DC电流建模包括计算所述功能单元的泄露电流。
在实施例中，方法进一步包括：确定所述平面布置图的布局尺寸；以及
基于所述确定的布局尺寸修改所述多个功能单元或所述多个分接头单元中的至少一个的配置。根据所公开的又一实施例，一种集成电路设计***包括：处理器和通过所述处理器访问的计算机可读介质。所述计算机可读介质存储限定多个功能单元和多个分接头单元的单元库，所述多个功能单元配置为执行预定功能，以及存储指令，其中，当通过所述处理器执行所述指令时，实施设计集成电路的方法。所述方法包括：接收集成电路设计；基于所述集成电路设计从所述单元库中选择多个功能单元。将所述多个功能单元配置在平面布置图中；将所述多个分接头单元配置在所述平面布置图的预定位置中。确定所述平面布置图中的潜在闩锁位置。
在实施例中，***进一步包括显示器，其中，实施的方法进一步包括在所述显示器上显示所述潜在闩锁位置。
在实施例中，实施的方法进一步包括基于确定的潜在闩锁位置修改所述多个功能单元或所述多个分接头单元中的至少一个的配置。
在实施例中，***进一步包括：基于确定的潜在闩锁位置将附加的分接头单元添加至所述平面布置图。
在实施例中，所述计算机可读介质进一步存储用于所述多个功能单元中的每个功能单元的AC电流信息和DC电流信息。上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地以本公开为基础设计或修改用于执行与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还应该意识到，这些等效结构不背离本发明的精神和范围，并且可以在不背离本发明的精神和范围的情况下做出各种变化、替换和改变。

Claims (20)

1.一种集成电路，包括：
衬底，具有限定具有第一边界和与所述第一边界相对的第二边界的***的平面布置图；
多个电路元件，在所述衬底中或上布置为多行，通过选自单元库的多个标准单元来限定所述电路元件，其中，所述多个标准单元包括多个功能单元和多个分接头单元；以及
其中，所述多行包括第一行，所述第一行仅包括分接头单元，
其中，所述平面布置图还包括没有定位所述多个功能单元和所述多个分接头单元的多个开口空间，所述多个开口空间具有不同的大小。
2.根据权利要求1所述的集成电路，其中，所述多行还包括第二行，所述第一行直接邻近所述第一边界并且所述第二行直接邻近所述第二边界，并且所述第一行和所述第二行仅包括分接头单元。
3.根据权利要求1所述的集成电路，其中，
所述衬底是矩形并且进一步包括第三边界和第四边界，所述第三边界和所述第四边界与所述第一边界和所述第二边界垂直地延伸并且位于所述第一边界和所述第二边界之间；
其中，所述多个标准单元包括布置为列的多个第三分接头单元，所述多个第三分接头单元与所述第三边界和所述第四边界平行地延伸。
4.根据权利要求1所述的集成电路，其中，所述多个分接头单元配置为将n阱区域耦合至VDD电源轨并将p阱区域耦合至VSS电源轨，并且所述多个分接头单元均包括多个n阱接触件和多个p阱接触件。
5.根据权利要求4所述的集成电路，其中，所述多个分接头单元均包括数量不同的所述n阱接触件和所述p阱接触件。
6.根据权利要求2所述的集成电路，其中，所述多个功能单元配置为执行预定功能，并且定位在所述第一行和所述第二行之间的多行包括所述多个功能单元和所述多个分接头单元。
7.一种设计集成电路的方法，包括：
接收集成电路设计；
确定用于所述集成电路设计的平面布置图，其中，所述平面布置图包括多个功能单元和多个分接头单元的布置，所述多个功能单元配置为执行预定功能；
对所述平面布置图的所述功能单元中的AC电流和DC电流建模以确定所述平面布置图的电压降；
当确定所述电压降超过预定值时，确定所述平面布置图中的潜在闩锁位置；以及
基于确定的潜在闩锁位置修改所述多个功能单元或所述多个分接头单元中至少一个的配置；
其中，通过处理器来执行所述方法的至少一个步骤。
8.根据权利要求7所述的方法，其中，修改所述配置包括将所述多个分接头单元中的选择分接头单元移动至所述平面布置图中的不同位置。
9.根据权利要求7所述的方法，其中，修改所述配置包括将附加分接头单元添加至所述平面布置图。
10.根据权利要求7所述的方法，其中，修改所述配置包括将所述多个功能单元中的选择功能单元移动至所述平面布置图中的不同位置。
11.根据权利要求7所述的方法，进一步包括：
将多个分接头单元放置在所述平面布置图的预定位置中；以及
基于所述确定的潜在闩锁位置对放置在所述预定位置中的所述多个分接头单元重新定位。
12.根据权利要求11所述的方法，其中，
所述平面布置图包括具有第一边界和与所述第一边界相对的第二边界的***；
所述平面布置图包括配置有所述多个功能单元和所述多个分接头单元的多行，所述多行包括直接邻近所述第一边界的第一行和直接邻近所述第二边界的第二行；以及
将所述多个分接头单元放置在所述平面布置图的预定位置中包括在所述第一行和所述第二行中仅放置分接头单元。
13.根据权利要求7所述的方法，其中，确定所述电压降包括确定所述平面布置图的所述功能单元的p阱和/或n阱的电压降。
14.根据权利要求7所述的方法，其中，对所述功能单元中的AC电流和DC电流建模包括计算所述功能单元的泄露电流。
15.根据权利要求7所述的方法，其中，进一步包括：
确定所述平面布置图的布局尺寸；以及
基于所述确定的布局尺寸修改所述多个功能单元或所述多个分接头单元中的至少一个的配置。
16.一种集成电路设计***，包括：
处理器；
计算机可读介质，通过所述处理器访问，所述计算机可读介质存储限定多个功能单元和多个分接头单元的单元库，所述多个功能单元配置为执行预定功能，所述计算机可读介质还存储用于所述多个功能单元中的每个功能单元的AC电流信息和DC电流信息，所述计算机可读介质存储指令，其中，当通过所述处理器执行所述指令时，实施方法，所述方法包括：
接收集成电路设计；
基于所述集成电路设计从所述单元库中选择多个功能单元；
将所述多个功能单元配置在平面布置图中；
将所述多个分接头单元配置在所述平面布置图的预定位置中；以及
基于存储在所述计算机可读介质中的所述平面布置图中的所述多个功能单元的每个功能单元的所述AC电流信息和所述DC电流信息，确定所述平面布置图中的潜在闩锁位置。
17.根据权利要求16所述的***，进一步包括显示器，其中，实施的方法进一步包括在所述显示器上显示所述潜在闩锁位置。
18.根据权利要求16所述的***，其中，实施的方法进一步包括基于确定的潜在闩锁位置修改所述多个功能单元或所述多个分接头单元中的至少一个的配置。
19.根据权利要求16所述的***，进一步包括：基于确定的潜在闩锁位置将附加的分接头单元添加至所述平面布置图。
20.根据权利要求16所述的***，其中，所述平面布置图包括具有第一边界和与所述第一边界相对的第二边界的外边缘，其中，将所述多个分接头单元安排到所述平面布置图的预定位置包括仅在邻近所述第一边界的所述平面布置图的第一行和邻近所述第二边界的所述平面布置图的第二行放置分接头单元。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017127276A1 (de) * 2017-08-30 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Standardzellen und abwandlungen davon innerhalb einer standardzellenbibliothek
US10872190B2 (en) 2018-07-16 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system for latch-up prevention
DE102020130144A1 (de) 2019-12-30 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Headerlayoutdesign, umfassend eine rückseitenstromschiene
US11398257B2 (en) * 2019-12-30 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Header layout design including backside power rail
US12027525B2 (en) * 2020-07-28 2024-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device, method, and system
US11416666B1 (en) * 2021-03-04 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and method for forming the same
US20230092184A1 (en) * 2021-09-23 2023-03-23 Advanced Micro Devices, Inc. Standard cell design architecture for reduced voltage droop utilizing reduced contacted gate poly pitch and dual height cells
US20240038760A1 (en) * 2022-08-01 2024-02-01 Qualcomm Incorporated Integrated circuit cell with dual row, back-to-back, transistor body ties

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE42776E1 (en) * 1999-12-15 2011-10-04 Marvell International Ltd. Tap connections for circuits with leakage suppression capability
CN102903719A (zh) * 2011-07-26 2013-01-30 瑞萨电子株式会社 半导体器件
US8482070B1 (en) * 2012-08-01 2013-07-09 Stmicroelectronics (Crolles 2) Silicon-on-insulator CMOS integrated circuit with multiple threshold voltages and a method for designing the same
JP2016146504A (ja) * 2016-04-06 2016-08-12 ルネサスエレクトロニクス株式会社 半導体装置および半導体チップ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6560753B2 (en) * 2001-02-07 2003-05-06 Hewlett-Packard Development Company, L.P. Integrated circuit having tap cells and a method for positioning tap cells in an integrated circuit
US6848089B2 (en) * 2002-07-31 2005-01-25 International Business Machines Corporation Method and apparatus for detecting devices that can latchup
US7115460B2 (en) * 2003-09-04 2006-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell back bias architecture
TWI262411B (en) * 2004-05-07 2006-09-21 Dorado Design Automation Inc Integrated circuit design system
US7474011B2 (en) * 2006-09-25 2009-01-06 Integrated Device Technologies, Inc. Method for improved single event latch up resistance in an integrated circuit
WO2009110615A1 (ja) * 2008-03-07 2009-09-11 日本電気株式会社 半導体集積回路の設計装置、半導体集積回路の設計方法、並びに半導体集積回路を設計するコンピュータ・プログラム
JP2014149738A (ja) * 2013-02-01 2014-08-21 Fujitsu Ltd 回路解析装置、回路解析方法およびプログラム
US9262575B2 (en) * 2014-02-10 2016-02-16 International Business Machines Corporation Circuit-level abstraction of multigate devices using two-dimensional technology computer aided design
US9723758B2 (en) * 2015-02-03 2017-08-01 Dell Products, L.P. Airflow channeling structure for densely packed storage enclosures
US9679915B2 (en) * 2015-05-15 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with well and substrate contacts
US10872190B2 (en) 2018-07-16 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system for latch-up prevention

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE42776E1 (en) * 1999-12-15 2011-10-04 Marvell International Ltd. Tap connections for circuits with leakage suppression capability
CN102903719A (zh) * 2011-07-26 2013-01-30 瑞萨电子株式会社 半导体器件
US8482070B1 (en) * 2012-08-01 2013-07-09 Stmicroelectronics (Crolles 2) Silicon-on-insulator CMOS integrated circuit with multiple threshold voltages and a method for designing the same
JP2016146504A (ja) * 2016-04-06 2016-08-12 ルネサスエレクトロニクス株式会社 半導体装置および半導体チップ

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