CN110765065A - 片上*** - Google Patents

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崔明章
刘锴
马得尧
李锋
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Abstract

本发明涉及半导体芯片领域，公开了一种片上***，包括MCU内核、FPGA内核和***总线；所述***总线，与所述FPGA内核以及所述MCU内核连接，用于实现所述MCU内核与所述FPGA内核的交互；所述FPGA内核包括与所述***总线连接的ADC模数转换单元，所述ADC模数转换单元用于接收外部设备提供的模拟信号，将所述模拟信号转化为第一数字信号，并将所述第一数字信号通过所述***总线发送给所述MCU内核。本发明提供的片上***具有模数转换功能，可降低芯片设计的复杂性，缩短产品开发周期，降低产品开发成本。

Description

片上***
技术领域
本发明涉及半导体芯片领域，尤其涉及一种片上***。
背景技术
随着信息技术的飞速发展，通用处理器在计算性能上越来越难以满足日益庞大、多样化的数据处理需求。借助由FPGA(现场可编程门阵列)与MCU(微控制单元)一起组成的片上***(在一些情况下可以表示为异构计算平台)来提升计算性能，已成为一个新的发展趋势。目前，处于同一片上***的FPGA和MCU可发挥传统FPGA和CPU分立器件所不具备的优势，满足一些***的功能性需求，但针对工业控制等领域，片上***往往需要搭配分立的模数转换单元使用，才可以满足工业控制领域中相应的工业生产需求。因此，现有技术中，往往需要为了适配模数转换单元而设计专用的片上***，又或者为了适配片上***而设计专用的模数转换单元。上述方案重点任意一种，均会大大延长产品的开发周期，提高产品的开发成本。
发明内容
基于此，有必要针对上述技术问题，提供一种片上***，以使片上***集成模数转换功能，降低专用芯片的设计复杂性，缩短产品开发周期，降低产品开发成本。
一种片上***，包括MCU内核、FPGA内核和***总线；
所述***总线，与所述FPGA内核以及所述MCU内核连接，用于实现所述MCU内核与所述FPGA内核的交互；
所述FPGA内核包括与所述***总线连接的ADC模数转换单元，所述ADC模数转换单元用于接收外部设备提供的模拟信号，将所述模拟信号转化为第一数字信号，并将所述第一数字信号通过所述***总线发送给所述MCU内核。
可选地，所述ADC模数转换单元包括APB扩展接口、ADC接口和ADC控制器，所述***总线包括APB总线；
所述ADC接口，与所述ADC控制器连接，用于将自外部设备中获取的模拟信号输出至所述ADC控制器；
ADC控制器，与所述APB扩展接口连接，用于将自所述ADC接口接收到的所述模拟信号转化为第一数字信号并输出至所述APB扩展接口；
所述APB扩展接口，与所述APB总线连接，用于将自所述ADC控制器接收到的第一数字信号通过所述APB总线输出至所述MCU内核。
可选地，所述ADC控制器包括：
APB从设备管理器，通过所述APB接口连接外部APB主机，用于实现所述MCU内核与外部APB主机的交互；
ADC模数转换控制电路，与所述APB从设备管理器连接，用于根据预设配置信息将所述模拟信号转化为第一数字信号。
可选地，所述***总线设置在所述MCU内核中，所述MCU内核包括连接所述***总线的内核电路；所述***总线用于实现所述内核电路与所述FPGA内核的交互；
所述ADC模数转换单元将外部设备提供的模拟信号转化为第一数字信号之后，将所述第一数字信号通过所述***总线发送给所述内核电路。
可选地，所述FPGA内核包括时钟单元和复位单元；
所述时钟单元，与所述MCU内核连接，用于提供时间信号；所述MCU内核和所述FPGA内核共用所述时钟单元提供的所述时间信号；
所述复位单元，与所述MCU内核连接，用于提供复位信号；所述MCU内核和所述FPGA内核共用所述复位单元提供的所述复位信号。
可选地，所述片上***包括片内存储器，所述***总线包括AHB总线；所述片内存储器包括只读存储器和随机存取存储器；
所述只读存储器，通过所述AHB总线与所述MCU内核连接，用于实现与所述MCU内核的交互及读操作；
所述随机存取存储器，通过所述AHB总线与所述MCU内核连接，用于实现与所述MCU内核的交互及读操作、写操作和擦除操作。
可选地，所述MCU内核包括通用输入输出接口，所述***总线包括与所述通用输入输出接口连接的AHB总线；
所述通用输入输出接口，与所述FPGA内核连接，用于实现所述MCU内核与所述FPGA内核的交互。
可选地，所述MCU内核包括通用异步传输接口，所述***总线包括与所述通用异步传输接口连接的APB总线；
所述通用异步传输接口，与所述FPGA内核连接，用于实现所述MCU内核与所述FPGA内核的交互。
可选地，所述***总线包括APB总线和AHB总线，所述APB总线用于挂载低速外部设备，所述AHB总线用于挂载高速外部设备。
本发明提供了一种片上***，包括MCU内核、FPGA内核和***总线；所述***总线，与所述FPGA内核以及所述MCU内核连接，用于实现所述MCU内核与所述FPGA内核的交互；所述FPGA内核包括与所述***总线连接的ADC模数转换单元，所述ADC模数转换单元用于接收外部设备提供的模拟信号，将所述模拟信号转化为第一数字信号，并将所述第一数字信号通过所述***总线发送给所述MCU内核。本发明提供的片上***具有模数转换功能，可降低芯片设计的复杂性，缩短产品开发周期，降低产品开发成本。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一实施例中片上***的一结构示意图；
图2是本发明一实施例中片上***的一结构示意图；
图3是本发明一实施例中片上***的一结构示意图；
图4是本发明一实施例中片上***中的APB扩展接口和ADC控制器的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，本发明提供一种片上***，包括MCU内核10、FPGA内核20和***总线101；本实施例中，MCU内核10指的是在片上***1的片内与FPGA内核20连接的微控制器单元。微控制器单元，即单片机，具有良好的数据处理能力。FPGA内核20指的是在片内与MCU内核1010连接的现场可编程门阵列。FPGA(Field－Programmable Gate Array)是在PAL(Programmable Array Logic，可编程阵列逻辑)、GAL(Generic Array Logic，通用阵列逻辑)、CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)等可编程器件的基础上进一步发展的产物，属于一种半定制电路。
所述***总线101，与所述FPGA内核20以及所述MCU内核10连接，用于实现所述MCU内核10与所述FPGA内核20的交互；***总线101是FPGA内核20以及所述MCU内核10连接的信息通道。***总线101可实现MCU内核10与FPGA内核20之间的数据交互。***总线101上传送的信息可以包括数据信息、地址信息、控制信息。
所述FPGA内核20包括与所述***总线101连接的ADC模数转换单元201，所述ADC模数转换单元201用于接收外部设备提供的模拟信号，将所述模拟信号转化为第一数字信号，并将所述第一数字信号通过所述***总线101发送给所述MCU内核10。也即，MCU内核10可以接收并处理ADC模数转换单元201提供的第一数字信号。在ADC模数转换单元201中，可设置专用的接口，接收外部输入的模拟信号，然后由ADC模数转换单元201内部的电路将模拟信号转化为相应的第一数字信号，最后将第一数字信号发给MCU内核10，由MCU内核10对第一数字信号进一步处理。
作为优选，所述ADC模数转换单元201还可以连接片外的外部ADC硬核，所述外部ADC硬核可以将模拟信号转换为第二数字信号之后，将该第二数字信号传递至ADC模数转换单元201，此时，ADC模数转换单元201将自外部ADC硬核接收到的第二数字信号通过所述***总线发送给MCU内核即可。
本发明的上述实施例中，由于片上***1中内嵌了ADC模数转换单元201，因而在使用该片上***1时，无须为了进行模数转换而专门适配相应的模数转换单元，而是直接通过该片上***1内部的ADC模数转换单元201接收外部设备提供的模拟信号，并将所述模拟信号转化为第一数字信号之后，通过***总线101发送给所述MCU内核10中对第一数字信号进行处理即可，如此，降低了对片上***1进行专门设计的芯片结构复杂性，有利于缩短产品开发周期，降低产品开发成本。
在一实施例中，如图2所示，所述***总线101设置在所述MCU内核10中，所述MCU内核10包括连接所述***总线101的内核电路102；所述***总线101用于实现所述内核电路102与所述FPGA内核20的交互；
所述ADC模数转换单元201将外部设备提供的模拟信号转化为第一数字信号之后，将所述第一数字信号通过所述***总线101发送给所述内核电路102。
在本实施例中，***总线101设置在所述MCU内核10中，***总线101是MCU内核10中的内核电路102与其他器件连接的信息通道。在此处，内核电路102可以包括数据处理模块和逻辑控制模块。MCU内核10中设置的内核电路102，可以接收并处理ADC模数转换单元201提供的第一数字信号。ADC模数转换单元201内部的电路将模拟信号转化为相应的第一数字信号，最后将第一数字信号发给内核电路102，由内核电路102对第一数字信号进一步处理。
在一实施例中，如图3所示，所述ADC模数转换单元201包括APB扩展接口2011、ADC接口2013和ADC控制器2012，所述***总线101包括APB总线。在此处，APB总线是AdvancedPeripheral Bus的缩写，中文为***总线。APB总线可用于低带宽的周边外设之间的连接，在此处用于连接APB扩展接口2011与MCU内核10，实现ADC模数转换单元201与MCU内核10的数据交互。
具体的，ADC接口2013与所述ADC控制器2012连接，用于将自外部设备中获取的模拟信号输出至所述ADC控制器2012。ADC接口2013是述ADC模数转换单元201与外部工业设备的连接端口。
ADC控制器2012，与所述APB扩展接口2011连接，用于将自所述ADC接口2013接收到的所述模拟信号转化为第一数字信号并输出至所述APB扩展接口2011。ADC控制器2012可由FPGA逻辑资源实现。由于FPGA具有可编程的特点，可通过对FPGA在软件层面升级，提升片上***1的适用能力。换句话说，本实施例提供的片上***1，其与其他工业设备的适配能力十分强大，可根据工业设备的特点为片上***1适配相应的驱动编码。所述APB扩展接口2011，与所述APB总线连接，用于将自所述ADC控制器2012接收到的第一数字信号通过所述APB总线输出至所述MCU内核10。
ADC接口2013可与外部设备连接，接收外部设备提供的模拟信号，并将该模拟信号传送给与其连接的ADC控制器2012。APB扩展接口2011包括多个引脚，分别为：时钟信号、复位信号、地址信号、写使能、写数据总线、总线选通、总线使能、结束标志位、读数据总线。
在一实施例中，如图4所示，所述ADC控制器2012包括：
APB从设备管理器20121，通过所述APB接口连接外部APB主机，用于实现所述MCU内核10与外部APB主机的交互。本实施例中，APB从设备管理器20121，通过APB接口连接外部APB主机，实现了MCU内核10与外部APB主机的交互。在此处，外部APB主机包括但不限于工业马达、工业检测器。
ADC模数转换控制电路20122，与所述ADC接口2013连接，用于根据预设配置信息将所述模型信号转化为第一数字信号。ADC模数转换控制电路20122，与APB从设备管理器20121连接，从APB从设备管理器20121获取模拟信号，并根据预设配置信息将模拟信号转化为第一数字信号。由于ADC模数转换控制电路20122是依赖FPGA资源实现，具有可修改的特点，因而，在一定条件下，可通过修改ADC模数转换控制电路20122中的预设配置信息，提升片上***1对模拟信号的适配能力。
在一实施例中，如图3所示，所述FPGA内核20包括时钟单元202和复位单元203；所述时钟单元202，与所述MCU内核10连接，用于提供时间信号；所述MCU内核10和所述FPGA内核20共用所述时钟单元202提供的所述时间信号。在此处，时钟单元202可以是使用FPGA逻辑资源实现的计时器件，可向MCU内核10和FPGA内核20提供时间信号。在此处，时钟单元202可以指FPGA内核20时间***。
所述复位单元203，与所述MCU内核10连接，用于提供复位信号；所述MCU内核10和所述FPGA内核20共用所述复位单元203提供的所述复位信号。复位单元203可以是使用FPGA逻辑资源实现的复位器件，可向MCU内核10和FPGA内核20提供复位信号。在此处，复位单元203可以指FPGA内核20的全局复位***。
在本实施例中，将时钟单元202和复位单元203设置在所述FPGA内核20中，使得时间信号和复位信号自FPGA内核20中生成，以供FPGA内核20、MCU内核10以及连接FPGA内核的外部设备共用，此时，信号传输的距离差距较小，可以减少时间信号和复位信号的时序差。
在一实施例中，如图3所示，所述片上***1包括片内存储器30，所述***总线101包括AHB总线。本实施例中，片上***1可以设置有片内存储器30。片内存储器30可以包括只读存储器和随机存取存储器。只读存储器(Read-Only Memory，常缩写为ROM)。只读存储器所存数据，一般是事先写入存储器中，工作过程中只能读出，而不像随机存取存储器那样能快速地、方便地加以改写。但只读存储器所存数据稳定，断电后所存数据也不会改变；其结构较简单，读出较方便。随机存取存储器(Random Access Memory，缩写为RAM)，也叫主存，可与MCU内核10直接交换数据的内部存储器。随机存取存储器可以随时读写(刷新时除外)，而且速度很快，通常作为操作***或其他正在运行中的程序的临时数据存储介质。随机存取存储器工作时可以随时从任何一个指定的地址写入(存入)或读出(取出)信息。在本实施例中，所述片内存储器30包括只读存储器和随机存取存储器。
所述只读存储器，通过所述AHB总线与所述MCU内核10连接，用于实现与所述MCU内核10的交互及读操作；所述随机存取存储器，通过所述AHB总线与所述MCU内核10连接，用于实现与所述MCU内核10的交互及读操作、写操作和擦除操作。
在此处，***总线101包括AHB总线(Advanced High Performance Bus的缩写，中文为高级高性能总线)。AHB总线包括以下一些特性：单个时钟边沿操作；非三态的实现方式；支持突发传输；支持分段传输；支持多个主控制器；可配置32位～128位总线宽度；支持字节、半字和字的传输。在此处，只读存储器和随机存取存储器通过AHB总线与MCU内核10连接，进而实现上述对MCU内核10的各读写等操作。
在一些情况下，FPGA内核20也与片内存储器30连接。片内存储器30可为MCU内核10和所述FPGA内核20共用，但是在同一时间内，片内存储器30仅可以为其中的一个内核使用。当片内存储器30处于MCU使能模式时，片内存储器30与MCU内核10处于连接状态，片内存储器30可以存储MCU内核10的数据和指令。当片内存储器30处于FPGA使能模式时，片内存储器30与FPGA内核20处于连接状态，片内存储器30可以存储FPGA内核20的数据和指令。
在一实施例中，如图3所示，所述MCU内核10包括通用输入输出接口103，所述***总线101包括与所述通用输入输出接口103连接的AHB总线；所述通用输入输出接口103，与所述FPGA内核20连接，用于实现所述MCU内核10与所述FPGA内核20的交互。本实施例中，MCU内核10包括通用输入输出接口103(即GPIO接口)。通用输入输出接口103的功率损耗低，成本低。在此处通用输入输出接口103是MCU内核10连接FPGA内核20的重要接口，可实现MCU内核10与FPGA内核20之间的数据交互。
在一实施例中，如图3所示，所述MCU内核10包括通用异步传输接口104，所述***总线101包括与所述通用异步传输接口104连接的APB总线；所述通用异步传输接口104，与所述FPGA内核20连接，用于实现所述MCU内核10与所述FPGA内核20的交互。本实施例中，MCU内核10包括通用异步传输接口104(即UART接口)。该通用异步传输接口104可实现传输的数据在串行通信与并行通信之间加以转换，可用于异步通信。在此处通用异步传输接口104是MCU内核10连接FPGA内核20的重要接口，可实现MCU内核10与FPGA内核20之间的数据交互。
在一实施例中，所述***总线101包括APB总线和AHB总线，所述APB总线用于挂载低速外部设备，所述AHB总线用于挂载高速外部设备。在本实施例中，***总线101可以包括APB总线和AHB总线。具体的，APB总线用于挂载低速外部设备。APB总线的特点包括：两个时钟周期传输；无需等待周期和回应信号；控制逻辑简单，只有四个控制信号。AHB总线用于挂载高速外部设备，是MCU内核10与高速外部设备连接的重要通道。
本领域普通技术人员可以理解，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。
以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。

Claims (9)

1.一种片上***，其特征在于，包括MCU内核、FPGA内核和***总线；
所述***总线，与所述FPGA内核以及所述MCU内核连接，用于实现所述MCU内核与所述FPGA内核的交互；
所述FPGA内核包括与所述***总线连接的ADC模数转换单元，所述ADC模数转换单元用于接收外部设备提供的模拟信号，将所述模拟信号转化为第一数字信号，并将所述第一数字信号通过所述***总线发送给所述MCU内核。
2.如权利要求1所述的片上***，其特征在于，所述ADC模数转换单元包括APB扩展接口、ADC接口和ADC控制器，所述***总线包括APB总线；
所述ADC接口，与所述ADC控制器连接，用于将自外部设备中获取的模拟信号输出至所述ADC控制器；
ADC控制器，与所述APB扩展接口连接，用于将自所述ADC接口接收到的所述模拟信号转化为第一数字信号并输出至所述APB扩展接口；
所述APB扩展接口，与所述APB总线连接，用于将自所述ADC控制器接收到的第一数字信号通过所述APB总线输出至所述MCU内核。
3.如权利要求2所述的片上***，其特征在于，所述ADC控制器包括：
APB从设备管理器，通过所述APB接口连接外部APB主机，用于实现所述MCU内核与外部APB主机的交互；
ADC模数转换控制电路，与所述APB从设备管理器连接，用于根据预设配置信息将所述模拟信号转化为第一数字信号。
4.如权利要求1所述的片上***，其特征在于，所述***总线设置在所述MCU内核中，所述MCU内核包括连接所述***总线的内核电路；所述***总线用于实现所述内核电路与所述FPGA内核的交互；
所述ADC模数转换单元将外部设备提供的模拟信号转化为第一数字信号之后，将所述第一数字信号通过所述***总线发送给所述内核电路。
5.如权利要求1所述的片上***，其特征在于，所述FPGA内核包括时钟单元和复位单元；
所述时钟单元，与所述MCU内核连接，用于提供时间信号；所述MCU内核和所述FPGA内核共用所述时钟单元提供的所述时间信号；
所述复位单元，与所述MCU内核连接，用于提供复位信号；所述MCU内核和所述FPGA内核共用所述复位单元提供的所述复位信号。
6.如权利要求1所述的片上***，其特征在于，所述片上***包括片内存储器，所述***总线包括AHB总线；所述片内存储器包括只读存储器和随机存取存储器；
所述只读存储器，通过所述AHB总线与所述MCU内核连接，用于实现与所述MCU内核的交互及读操作；
所述随机存取存储器，通过所述AHB总线与所述MCU内核连接，用于实现与所述MCU内核的交互及读操作、写操作和擦除操作。
7.如权利要求1所述的片上***，其特征在于，所述MCU内核包括通用输入输出接口，所述***总线包括与所述通用输入输出接口连接的AHB总线；
所述通用输入输出接口，与所述FPGA内核连接，用于实现所述MCU内核与所述FPGA内核的交互。
8.如权利要求1所述的片上***，其特征在于，所述MCU内核包括通用异步传输接口，所述***总线包括与所述通用异步传输接口连接的APB总线；
所述通用异步传输接口，与所述FPGA内核连接，用于实现所述MCU内核与所述FPGA内核的交互。
9.如权利要求1所述的片上***，其特征在于，所述***总线包括APB总线和AHB总线，所述APB总线用于挂载低速外部设备，所述AHB总线用于挂载高速外部设备。
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