CN110729287A - 半导体器件以及对应的布局图的生成方法 - Google Patents

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Abstract

本发明的实施例提供了一种半导体器件以及对应的布局图的生成方法。在至少一个单元区域中，半导体器件包括鳍和至少一个上面的栅极结构。鳍(伪和有源)基本平行于第一方向。每个栅极结构基本平行于第二方向(第二方向基本垂直于第一方向)。第一和第二有源鳍具有相应的第一和第二导电类型。相对于第二方向，每个单元区域均包括：第一有源区域，其包括位于单元区域的中心部分中的三个或多个连续的第一有源鳍的序列；第二有源区域，其包括位于第一有源区域和单元区域第一边缘之间的一个或多个第二有源鳍；以及第三有源区域，其包括位于第一有源区域和单元区域的第二边缘之间的一个或多个第二有源鳍。

Description

半导体器件以及对应的布局图的生成方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及半导体器件以及对应的布局图的生成方法。
背景技术
半导体器件包括多个电子器件，集成电路(IC)包括半导体器件的一个或多个。表示半导体器件的一种方式是利用称为布局图的平面图。布局图是分层的，并且被分解为执行如半导体器件的设计规范所指示的更高级功能的模块。
对于给定的半定制(SCD)项目，为了提供(在操作中)特定于SCD项目的更高级逻辑功能，定制单元被设计为具有特定于给定的SCD项目的布置。相比之下，标准单元库设计为没有考虑特定的项目，并且包括提供(在操作中)通用的低级逻辑功能的标准单元。就布局图中的占用空间而言(从平面图的角度来看)，定制单元比标准单元更大(通常更大)。此外，对于给定的库，所有标准单元均具有至少一个大小相同的尺寸(通常，大小是库的特定的固定尺寸的倍数)，以便于将标准单元放置到布局图中。通常，固定尺寸的方向平行于垂直方向或Y轴，从而使得固定尺寸称为标准单元的高度。因此，标准单元被描述为相对于给定的SCD项目是预定义的。定制单元可以具有或不具有与标准单元的相应尺寸相同的至少一个尺寸。
发明内容
根据本发明的一个方面，提供了一种半导体器件，包括：鳍，基本平行于第一方向延伸，所述鳍被配置为包括；伪鳍；第一有源鳍，具有第一导电类型；和第二有源鳍，具有第二导电类型；以及至少一个栅极结构，形成在相应的鳍上方并且基本平行于第二方向延伸，所述第二方向基本垂直于所述第一方向；以及其中；所述鳍和所述至少一个栅极结构位于至少一个单元区域中；以及相对于所述第二方向，每个单元区域均包括：第一有源区域，包括位于所述单元区域的中心部分中的三个或更多连续的第一有源鳍的序列；第二有源区域，包括位于所述第一有源区域和所述单元区域第一边缘之间的一个或多个第二有源鳍；和第三有源区域，包括位于所述第一有源区域和所述单元区域的第二边缘之间的一个或多个第二有源鳍。
根据本发明的另一个方面，提供了一种半导体器件，包括：鳍，基本平行于第一方向延伸；以及栅极结构，形成在相应的所述鳍上方并且基本平行于第二方向延伸，所述第二方向基本垂直于所述第一方向，所述栅极结构被配置为包括：伪栅极结构；和有源栅极结构；以及其中：所述鳍和至少一个栅极结构组成单元区域；以及相对于所述第一方向，所述单元区域的第一单元区域和第二单元区域之间的边界由第一有源栅极结构、第一伪栅极结构和第二有源栅极结构的连续序列限定。
根据本发明的又一个方面，提供了一种生成布局图的方法，所述布局图存储在非暂时性计算机可读介质上，所述方法包括：从库中选择标准单元；以及将所述标准单元包括在布局图中；以及其中：所述标准单元包括：鳍图案，基本平行于第一方向布置，所述鳍图案包括：伪鳍图案；具有第一导电类型的第一有源鳍图案；和具有第二导电类型的第二有源鳍图案；以及至少一个栅极图案，基本平行于第二方向布置，所述第二方向基本垂直于所述第一方向，所述至少一个栅极图案还布置在相应的所述鳍图案上方；所述标准单元布置为包括第一有源区域、第二有源区域和第三有源区域，从而使得：包括三个或更多连续的第一有源鳍图案的序列的所述第一有源区域位于所述标准单元的中心部分中；包括一个或多个第二有源鳍图案的所述第二有源区域位于所述第一有源区域和所述标准单元的第一边缘之间；和包括一个或多个第二有源鳍图案的所述第三有源区域位于所述第一有源区域和所述标准单元的第二边缘之间；以及所述方法的至少一个方面由计算机的处理器执行。
附图说明
在随后的附图中，通过实例而非限制的方式示出了一个或多个实施例，其中，具有相同参考标号的元件始终表示相同的元件。该附图未按比例绘制，除非另有说明。
图1是根据一些实施例的半导体器件的框图。
图2A至图2D是根据一些实施例的相应布局图。
图3A至图3B是根据一些实施例的半导体器件的单元区域的相应截面。
图4A至图4D是根据一些实施例的相应布局图。
图5A至图5D是根据一些实施例的相应布局图。
图6是示出根据一些实施例的第一布局图如何与呈第二布局图的形式的“构建块”相关的组合图。
图7A至图7D是示出根据一些实施例的第一布局图如何与呈相应第二布局图的形式的相应“构建块”相关的组合图。
图8A至图8D是示出根据一些实施例的第一布局图如何与呈相应第二布局图的形式的相应“构建块”相关的组合图。
图9A至图9D是示出根据一些实施例的第一布局图如何与呈相应第二布局图的形式的相应“构建块”相关的组合图。
图10A至图10C是示出根据一些实施例的第一布局图如何与呈相应第二布局图的形式的相应“构建块”相关的组合图。
图11A至图11D是示出根据一些实施例的第一布局图如何与呈相应第二布局图的形式的相应“构建块”相关的组合图。
图12A至图12C是示出根据一些实施例的第一布局图如何与呈相应第二布局图的形式的相应“构建块”相关的组合图。
图13A至图13L是示出根据一些实施例的第一布局图如何与呈相应第二布局图的形式的相应“构建块”相关的组合图。
图14A至图14B是根据一些实施例的生成布局图的方法的流程图。
图15是根据一些实施例的电子设计自动化(EDA)***的框图。
图16是根据一些实施例的集成电路(IC)制造***以及与其相关的IC制造流程的框图。
图17是根据现有技术的制造CMOS FinFET器件的方法流程图。
图18是根据图17所述方法制造的CMOS FinFET器件的示意横截面侧视图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。包括其它组件、值、操作、材料、布置等。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。如本文使用的短语，诸如“基本平行”、“基本相同”、“基本两倍”、“基本共线”等，副词“基本”应该理解为扩大“基本”是其一部分的短语，使得该短语表示包含由制造工艺公差引起的变化的范围，例如，短语“基本平行”不仅包括平行本身，而且也包括由制造工艺公差引起的平行变化。类似地，短语“基本不同”应该理解为描述的差异在量级上至少大于由制造工艺公差引起的变化。在一些实施例中，术语“标准单元结构”是指包括在各种标准单元结构的库中的标准化构建块。在一些实施例中，从其库中选择各种标准单元结构，并且将其用作表示电路的布局图中的组件。
在一些实施例中，在至少一个双高度单元区域中，半导体器件包括鳍和至少一个上面的栅极结构。鳍(伪和有源)基本平行于第一方向。每个栅极结构基本平行于第二方向(第二方向基本垂直于第一方向)。第一和第二有源鳍具有相应的第一和第二导电类型。相对于第二方向，每个双单元区域均包括：第一有源区域，其包括位于双高度单元区域的中心部分中的三个或多个连续的第一有源鳍的序列；第二有源区域，其包括位于第一有源区域和双高度单元区域的第一边缘之间的一个或多个第二有源鳍；以及第三有源区域，其包括位于第一有源区域和双高度单元区域的第二边缘之间的一个或多个第二有源鳍。与两个相应的第一和第二单高度单元区域的堆叠件相比，双高度单元区域的第一有源区域中的三个或多个连续的第一有源鳍的序列中的一个或多个第一有源鳍表示额外鳍(bonus fin)。相反地，相对于第二方向，第一和第二单高度单元区域的堆叠件由至少一个伪鳍分隔开；每个单高度单元区域均包括具有第一导电类型的至少一个有源鳍；然而，第一和第二单高度单元区域都不包括三个或多个连续的第一有源鳍的序列；并且第一和第二单高度单元区域中的有源鳍的总和将等于第一有源区域中的有源鳍的总和减去双高度单元区域的第一有源区域中的至少一个额外有源鳍的部分和之间的差。
图1是根据一些实施例的半导体器件100的框图。
在图1中，半导体器件100包括电路宏(以下称为宏)102等。在一些实施例中，宏102是SRAM宏。在一些实施例中，宏102是除了SRAM宏之外的宏。宏102包括一个或多个双高度单元区域104等。在一些实施例中，每个单元区域104基于下面讨论的图2A至图2D、图6、图7A至图7D、图8A至图8C、图9A至图9D、图10A至图10C、图11A至图11D、图12A至图12C和图13A至图13L所示的相应的一个或多个单元来实现。在一些实施例中，单元区域104的一些或所有实体是不同的，从而使得单元区域104的各个实体基于(同样)下面讨论的图2A至图2D、图6、图7A至图7D、图8A至图8C、图9A至图9D、图10A至图10C、图11A至图11D、图12A至图12C和图13A至图13L所示的相应的一个或多个单元。
图2A是根据一些实施例的布局图200A。
布局图200A包括单元208A。在一些实施例中，单元208A用作由标准单元组成的库中的标准单元。由包括单元208A的布局图(例如，布局图200A)产生的半导体器件的实例是图1的半导体器件100，其中，半导体器件100的单元区域104由单元208A产生。单元208A概括在下面出现的表的行1中。
单元208A指定用于finFET技术，并且包括基本平行于第一方向延伸的鳍图案。出于参考目的，存在基本垂直于第一方向的第二方向。在图2A中，第一和第二方向是相应的水平和垂直方向。在一些实施例中，第一和第二方向是除了相应的水平和垂直方向之外的方向。鳍图案包括伪鳍图案212(D)、指定用于NMOS技术的有源鳍图案212(N)以及指定用于PMOS技术的有源鳍图案212(P)。
在图2A中，单元208A是矩形，具有基本平行于水平方向的长轴，以及基本平行于垂直方向的短轴。单元208A包括第一边缘221A(1)、第二边缘221A(2)、第三边缘221A(3)和第四边缘221A(4)。第一边缘221A(1)和第三边缘221A(3)的每个基本平行于水平方向。第二边缘221A(2)和第四边缘221A(4)的每个基本平行于垂直方向。
由图2A至图2B的有源鳍图案212(N)的实体产生的鳍(见下面讨论的相应图3A)将被配置为用于NMOS技术。由图2A至图2B的有源鳍图案212(P)的实体产生的鳍(见下面讨论的相应图3A)将被配置为用于PMOS技术。在一些实施例中，由图2A至图2B的伪鳍图案212(D)的实体产生的鳍(见下面讨论的相应图3A)不包括作为半导体器件中的功能组件。因此，在一些实施例中，由伪鳍图案212(D)的实体产生的鳍不被配置为用于NMOS或PMOS技术。在一些实施例中，由伪鳍图案212(D)的实体产生的鳍不为特定导电性而掺杂。在一些实施例中，包括/定位伪鳍图案212(D)，以例如在有源鳍图案212(N)和有源鳍图案212(P)的实体之间提供隔离。因为牺牲了伪鳍图案212(D)的潜在‘有源状态’，因此伪鳍图案212(D)有时称为牺牲鳍图案。关于CMOS finFET技术的结构和制造的其它细节在2014年7月22日授权的共同转让的美国专利第No.8,786,019中公开，其全部内容结合于此作为参考。如下文参考图17所示，方法1700用于制造包括CMOSFinFET器件的集成电路器件。方法1700开始于框1702，提供了包括第一区域和第二区域的衬底。在框1704，在衬底上方形成鳍式结构。鳍式结构的形成可包括图案化掩模层以及使用该掩模层蚀刻半导体衬底。在框1706，在鳍式结构上方沉积绝缘材料。该绝缘材料可被沉积成绝缘材料覆盖鳍式结构。可进行平坦化工艺使得绝缘材料的顶面被平坦化，并且暴露鳍式结构的顶部。方法在框1708继续，回蚀刻在绝缘材料之间的鳍式结构，并且在衬底的第二区域中的第二鳍状件上方形成第一硬掩模，并且暴露衬底的第一区域中的第一鳍状件。在框1710，在鳍式结构的暴露的第一鳍状件上方外延(epi)生长III-V型材料。在框1712，去除第一硬掩模并且在第一区域中鳍式结构的第一鳍状件上方形成第二硬掩模，以及暴露第二区域中鳍式结构的第二鳍状件。在框1714，在鳍式结构的暴露的第二鳍状件上方外延生长锗(Ge)。在框1716，去除第二掩模并且回蚀刻在鳍式结构的III-V材料和Ge材料之间的绝缘材料。方法1700在框1718继续，在框1718完成集成电路器件的制造。根据图17所述的方法制造的CMOS FinFET1800器件如下文中参见图18所示，CMOSFinFET器件1800包括NMOS FinFET器件和PMOS FinFET器件。具体地，CMOS FinFET器件包括设置在衬底1820上的鳍式结构1812和鳍式结构1812之间的绝缘材料1814，该鳍式结构包括NMOS区域1819中的第一鳍状件1812a和1812b，以及PMOS区域1821中的第二鳍状件1812c和1812d。CMOS FinFET器件1800还包括第一鳍状件的第一部分和第一鳍状件的第二部分1822，该第一鳍状件的第一部分包含与衬底1820的材料相同的材料，该第一鳍状件的第二部分1822包括沉积在第一鳍状件的第一部分上的III-V半导体材料。CMOS FinFET器件还包括第二鳍状件的第一部分和第二鳍状件的第二部分1826，该第二鳍状件的第一部分包括与衬底1820的材料相同的材料，第二鳍状件的第二部分包括沉积在所述第二鳍状件的第一部分上的锗(Ge)材料。
在图2A中，相对于垂直方向，紧邻的鳍根据第一栅格(后者未示出)均匀地间隔开。根据布局设计规则和工艺/技术节点确定这种鳍图案的节距253(下文为“鳍节距253”)，通过该工艺/技术节点将制造对应于包括单元208A的布局图的半导体器件。鳍图案212(D)、212(N)和212(P)的每个均是矩形，具有基本平行于水平方向的长轴，以及基本平行于垂直方向的短轴。对于每个鳍图案212(D)、212(N)和212(P)，短轴(或“宽度”)的大小(width_fin)也根据布局设计规则和工艺/技术节点确定，通过该工艺/技术节点将制造对应于包括单元208A的布局图的半导体器件。
单元208A组成第一有源区域250A(N)、第二有源区域250A(P)(1)和第三有源区域250A(P)(2)。相对于垂直方向，第一有源区域250A(N)位于单元208A的中心部分中。相对于垂直方向，第二有源区域250A(P)(1)位于单元208A的第一有源区域250A(N)和第一边缘221A(1)之间。相对于垂直方向，第三有源区域250A(P)(2)位于单元208A的第一有源区域250A(N)和第三边缘221A(3)之间。
第一有源区域250A(N)包括三个或多个连续的有源鳍212(N)的序列。在图2A中，第一有源区域250A(N)包括有源鳍212(N)的5个实体。第二有源区域250A(P)(1)包括一个或多个有源鳍212(P)。在图2A中，第二有源区域250A(P)(1)包括有源鳍212(P)的2个实体。第三有源区域250A(P)(2)包括一个或多个有源鳍212(P)。在图2A中，第三有源区域250A(P)(2)包括有源鳍212(P)的2个实体。对于第一有源区域250A(N)、第二有源区域250A(P)(1)和第三有源区域250A(P)(2)的每个，有源鳍的其它数量也在预期内，例如，鉴于下面讨论的图6、图7A至图7D、图8A至图8D、图9A至图9D、图10A至图10C、图11A至图11D、图12A至图12C和图13A至图13L等所示的有源鳍的各个数量。
参照单元208A，与两个相应的单高度单元的堆叠件(在垂直方向上)相比(例如，图4A中的单高度单元442D(1)和442D(2)的堆叠件(下面讨论的))，双高度单元208A的第一有源区域250A(N)中的五个有源鳍212(N)的序列包括一个额外(bonus)鳍。相比之下，相对于垂直方向，单高度单元442D(1)和442D(2)的堆叠件由伪鳍412(D)分隔开；并且单高度单元442D(1)和442D(2)每个均包括位于相应的有源区域444A(N)(1)和444A(N)(2)中的两个有源鳍212(N)；然而，有源区域444A(N)(1)和444A(N)(2)都不包括三个或更多连续的有源鳍212(N)的序列；并且有源区域444A(N)(1)和444A(N)(2)中的有源鳍412(N)的总和为4，其等于第一有源区域250A(N)中的有源鳍212(N)的总和(即五)减去第一有源区域250A(N)中的额外有源鳍212(N)的数量(即，一)之间的差。
在图2A中，单元208A包括伪鳍图案212(D)的四个实体。相对于垂直方向，伪鳍图案212(D)的一个实***于第一有源区域250A(N)和第二有源区域2250A(P)(1)之间的第一间隙中，其中，第一间隙具有尺寸255。相对于垂直方向，伪鳍图案212(D)的一个实***于第一有源区域250A(N)和第三有源区域250A(P)(2)之间的第二间隙中，其中，第二间隙具有尺寸256。伪鳍图案212(D)的第一“边界”实体与单元208A的第一边缘221A(1)基本共线，从而使得单元208A包括伪鳍图案212(D)的第一边界实体的基本一半。伪鳍图案212(D)的第二边界实体与单元208A的第三边缘221A(3)基本共线，从而使得单元208A包括伪鳍图案212(D)的第二边界实体的基本一半。
相对于垂直方向，第一间隙的尺寸255是255＝d1*pitch_253-width_fin，其中，d1是表示位于第一间隙中的伪鳍图案212(D)的数量的正整数。在单元208A中，d1＝1，使得255＝pitch_253-width_fin。相对于垂直方向，第二间隙的尺寸256是256＝d2*pitch_253-width_fin，其中，d2是表示位于第二间隙中的伪鳍图案212(D)的数量的正整数。在单元208A中，d2＝1，使得256＝pitch_253-width_fin。
参照单元208A，相对于垂直方向，单元208A的长轴(或“高度”)的尺寸S3是S3＝(D+P+N)*pitch_253，其中，D、N和P的每个均是非负整数，D表示包括在单元208A中的伪鳍图案212(D)的数量，N是包括在单元208A中的有源鳍图案212(N)的数量，P是包括在单元208A中的有源鳍图案212(P)的数量，并且pitch_253是表示鳍节距253的变量。在单元208A中，N＝5，P＝4并且D＝3。注意，D＝3，因为在单元208A中存在两个完整的实体和两个一半实体的伪鳍图案212(D)，使得D＝3＝2+2*(1/2)。因此，对于单元208，S3＝12*pitch_253。
在图2A中，单元208A还包括栅极图案，其中至少一个是有源栅极图案216(A)，其根据第二栅格(之后未示出)基本平行于第二方向延伸。也可以存在伪栅极图案(图2A中未示出，但是见例如下面讨论的图4A至图4B)。虽然单元208A包括有源栅极图案216(A)的实体，但单元208A没有包括伪栅极图案的实体。栅极图案(例如，有源栅极图案216(A))位于相应的鳍图案212(D)、212(N)和212(P)上方。
相对于水平方向，根据第二栅格(之后未示出)将栅极图案的紧邻实体均匀地间隔开。根据布局设计规则和工艺/技术节点确定这种栅极图案的节距257(下文称为“栅极节距257”)，通过该工艺/技术节点将制造对应于包括单元208A的布局图的半导体器件。对于每个鳍图案212(D)、212(N)和212(P)，长轴(或“长度”)的长度的尺寸length_fin是栅极节距257的整数倍。具体地，length_fin＝j*pitch_257，其中，j是正整数，并且pitch_257是表示栅极节距257的变量。在图2A中，j＝3使得length_fin＝3*pitch_257。
在图2A中，相对于水平方向，有源栅极图案216(A)的相应实体在location_1≈1/3*length_fin和location_2≈2/3*length_fin处与鳍图案相交。在一些实施例中，有源栅极图案216(A)的实体在除了location_1和location_2之外的位置处与鳍图案相交。
参照单元208A，相对于水平方向，单元208A的第二边缘221A(2)和第四边缘221A(4)延伸超出了鳍图案的相应端部距离d259。在图2A中，距离d259具有值d259＝(pitch_257)/2。在一些实施例中，距离d259具有除了d259＝(pitch_257)/2之外的值。单元208A的短轴的尺寸width_cell是width_cell＝k+j*pitch_257，其中，j和k是正整数。在图2A中，j＝3(如上所述)并且k＝1，使得width_cell＝4*pitch_462。在一些实施例中，j是除了j＝3之外的正整数。在一些实施例中，k是除了k＝1之外的正整数。
每个栅极图案216(A)均是矩形，具有基本平行于垂直方向的长轴，以及基本平行于水平方向的短轴。对于每个栅极图案216(A)，短轴(或“宽度”)的尺寸width_gate也根据布局设计规则和工艺/技术节点确定，通过该工艺/技术节点将制造对应于包括单元208A的布局图的半导体器件。
图2A的布局图200A还包括电源网段图案(PG图案)218DD和PG图案218SS。PG段218DD的每个实体均指定用于电压VDD。PG段218SS的每个实体均指定用于电压VSS。在一些实施例中，PG段218DD的每个实体和PG段218SS的每个实体均指定用于除相应电压VDD和VSS之外的电压。PG图案218SS和218DD的每个均是矩形，具有基本平行于水平方向的长轴，以及基本平行于垂直方向的短轴。对于PG图案鳍图案218DD和218SS的每个，短轴(或“宽度”)的尺寸width_PG也根据布局设计规则和工艺/技术节点确定，通过该工艺/技术节点将制造对应于包括单元208A的布局图的半导体器件。
在布局图200A中，存在PG图案218SS的一个实体，其位于第一有源区域250A(N)的中线上方并且相对于第一有源区域250A(N)的中线基本共线，其中，第一有源区域250A(N)的中线基本平行于水平方向。同样在布局图200A中，存在PG图案218DD的实体，其相应地位于第一边缘221A(1)和第三边缘221A(3)上方并且相对于第一边缘221A(1)和第三边缘221A(3)基本共线。
图2B是根据一些实施例的布局图200B。
布局图200B包括单元208B。图2B的单元208B类似于图2A的单元208A。更一般地，图2B的布局图200B类似于图2A的布局图200A。为简洁起见，单元208B的讨论将集中于单元208B相对于单元208A的差异。在一些实施例中，单元208B用作由标准单元组成的库中的标准单元。由包括单元208B的布局图(例如，布局图200B)产生的半导体器件的实例是图1的半导体器件100，其中，半导体器件100的单元区域104由单元208B产生。单元208A概括在下面出现的表的行2中。
单元208B划分为第一有源区域250B(P)、第二有源区域250B(N)(1)和第三有源区域250B(N)(2)。第一有源区域250B(P)包括三个或更多连续的有源鳍212(P)的序列。相对于垂直方向，第一有源区域250B(P)位于单元208B的中心部分中。具体地，第一有源区域250B(P)包括有源鳍212(P)的5个实体。第二有源区域250B(N)(1)包括一个或多个有源鳍212(N)。相对于垂直方向，第二有源区域250B(N)(1)位于单元208B的第一有源区域250B(P)和第一边缘221B(1)之间。具体地，第二有源区域250B(N)(1)包括有源鳍212(N)的2个实体。第三有源区域250B(N)(2)包括一个或多个有源鳍212(N)。相对于垂直方向，第三有源区域250B(N)(2)位于单元208B的第一有源区域250B(P)和第三边缘221B(3)之间。具体地，第三有源区域250B(N)(2)包括有源鳍212(N)的2个实体。
在单元208B中，相对于垂直方向，伪鳍图案212(D)的一个实***于第一有源区域250B(P)和第二有源区域250B(N)(1)之间的第一间隙中，其中，第一间隙具有尺寸255。同样，相对于垂直方向，伪鳍图案212(D)的一个实***于第一有源区域250B(P)和第三有源区域250B(N)(2)之间的第二间隙中，其中，第二间隙具有尺寸256。
图2B的布局图200B还包括PG图案218DD和PG图案218SS。在布局图200B中，存在PG图案218DD的一个实体，其位于第一有源区域250B(P)的中线上方，并且相对于第一有源区域250B(P)的中线基本共线，其中，第一有源区域250B(P)的中线基本平行于水平方向。同样在布局图200B中，存在PG图案218SS的实体，其相应地位于第一边缘221B(1)和第三边缘221B(3)上方并且相对于第一边缘221B(1)和第三边缘221B(3)基本共线。
图2C是根据一些实施例的布局图200C。
布局图200C包括单元208C。图2C的单元208C类似于图2A的单元208A。更一般地，图2C的布局图200C类似于图2A的布局图200A。为简洁起见，单元208C的讨论将集中于单元208C相对于单元208A的差异。在一些实施例中，单元208C用作由标准单元组成的库中的标准单元。由包括单元208C的布局图(例如，布局图200C)产生的半导体器件的实例是图1的半导体器件100，其中，半导体器件100的单元区域104由单元208C产生。单元208A概括在下面出现的表的行3中。
在单元208C中，相对于垂直方向，没有伪鳍图案212(D)的实***于第一有源区域250C(N)和第二有源区域250C(P)(1)之间的第一间隙中，其中，第一个间隙具有尺寸255’。相对于垂直方向，并且与图2A的单元200A相反，第一间隙的尺寸255’不是鳍宽度(同样，width_fin)的整数倍，例如，255’≠d1*pitch_253-width_fin，其中，d1(如上所述)是表示另外位于第一间隙中的伪鳍图案212(D)的数量的正整数。而且，相对于垂直方向，没有伪鳍图案212(D)的实***于第一有源区域250C(N)和第三有源区域250C(P)(2)之间的第二间隙中，其中，第二间隙具有尺寸256’。相对于垂直方向，并且与图2A的单元208A相反，第二间隙的尺寸256’不是鳍宽度的整数倍，例如，256'≠d1*pitch_253-width_fin，其中，d2是表示另外位于第二间隙中的伪鳍图案212(D)的数量的正整数。在一些实施例中，鳍图案212(D)、212(N)和212(P)根据如图2A中的第一栅格布置，并且伪鳍图案212(D)的实体也指定用于在半导体器件的制造期间的去除。在一些实施例中，伪鳍图案212(D)的实体指定用于通过在布局图200C中用相应的切口(cut)图案(未示出)覆盖/重叠来去除。对应于鳍图案的切口图案表示鳍图案的在切口图案下面的任何部分将在制造期间被去除。
参照布局200C，在一些实施例中，鳍图案212(D)、212(N)和212(P)没有根据栅格形成，而是使用芯轴技术形成，有利的结果是在第一间隙中或在第二间隙中都没有形成伪鳍图案212(D)的实体，从而消除了之后去除伪鳍图案212(D)的实体的需要。与根据栅格的形成相比，芯轴技术在确定尺寸255’和256’方面具有增大的灵活性的另一优势。关于芯轴技术的其它细节在2016年11月28日提交的共同转让的美国专利申请第No.15/362,002号中公开，其具有授权前公开号No.20170317089，其全部内容结合于此作为参考。在一些实施例中，在平行于衬底的平面首先分布和构建芯轴部件，暴露出衬底的在芯轴部件之间的第一区域。在一些实施例中，使用光刻工艺在负性或正性光阻材料层中构建芯轴部件。在一些实施例中，通过在衬底上方旋涂负性光刻胶层、软烘烤光刻胶层、使用掩模将光刻胶层曝光(例如，深紫外(DUV)光)来构建芯轴部件。然后，曝光的光刻胶层受到曝光后烘烤(PEB)、显影和硬烘烤，从而去除光刻胶层的未曝光部分并且将光刻胶层的曝光部分留在衬底上作为芯轴部件。之后，在第一区的一些区域中，在衬底上构建间隔件。间隔件邻接芯轴部件的侧壁，使衬底的位于间隔件之间的第二区暴露。间隔件包括不同于构建芯轴部件的材料的一种或多种材料。在一些实施例中，间隔件通过包括沉积工艺和蚀刻工艺的各种工艺构建。然后，去除芯轴部件。在一些实施例中，通过调整的蚀刻工艺去除构建芯轴部件的材料而不去除构建间隔件的材料，从而去除芯轴部分。在随后的蚀刻工艺期间，间隔件可用作硬掩模来蚀刻衬底，从而形成鳍结构。
图2D是根据一些实施例的布局图200D。
布局图200D包括单元208D。图2D的单元208D类似于图2B的单元208B。更一般地，图2D的布局图200D类似于图2B的布局图200B。此外，图2D的单元208D类似于图2C的单元208C。更一般地，图2D的布局图200D类似于图2C的布局图200C。为简洁起见，单元208D的讨论将集中于单元208D相对于单元208B和单元208C的每个的差异。在一些实施例中，单元208D用作由标准单元组成的库中的标准单元。由包括单元208D的布局图(例如，布局图200D)产生的半导体器件的实例是图1的半导体器件100，其中，半导体器件100的单元区域104由单元208D产生。单元208A概括在下面出现的表的行4中。
更具体地，就有源区域和有源鳍图案而言，图2D的单元208D的有源区域250D(P)、250D(N)(1)和250D(N)(2)以及相关的鳍图案212(P)和212(N)的实体类似于图2B的单元208B的相应的有源区域250B(P)、250B(N)(1)和250B(N)(2)以及相关的鳍图案212(P)和212(N)的实体。就伪鳍图案而言，单元208D的伪鳍图案212(D)类似于图2C的单元208C的相应的伪鳍图案212(D)。在单元208D中，相对于垂直方向，没有伪鳍图案212(D)的实***于第一有源区域250D(P)和第二有源区域250D(N)(1)之间的第一间隙中，其中，第一间隙具有图2C的尺寸255’。而且，相对于垂直方向，没有伪鳍图案212(D)的实***于第一有源区域250D(P)和第三有源区域250D(N)(2)之间的第二间隙中，其中，第二间隙具有尺寸256’。
图3A是根据一些实施例的半导体器件的单元区域308A的截面。
单元区域308A是半导体器件的单元区域的实例，该半导体器件基于诸如图2A和图2B和(下面讨论的)图4A至图4B、图5A至图5B和图9D的布局图的布局图制造。因此，单元区域308A是图1的半导体器件100的单元区域104的实例。鉴于图2A至图2B、图4A至图4B、图5A至图5B和图9D相对于(下面讨论的)图6、图7A至图7D、图8A至图8D、图9A至图9C、图10A至图10C、图11A至图11D、图12A至图12C和图13A至图13L之间的差异，单元区域308A类似于基于诸如图6、图7A至图7D、图8A至图8D、图9A至图9C、图10A至图10C、图11A至图11D、图12A至图12C和图13A至图13L的布局图的布局图制造的半导体器件的单元区域的实例。
半导体器件308A包括层331A、335A、337A和339A。层335A形成在层331A上。层337A形成在层335A上。层339A形成在层337A上。层331A对应于金属化层M(i)，层335A对应于金属化层M(i+1)，并且层339A对应于金属化层M(i+1)，其中，i是整数并且i≥0。在一些实施例中，第i层是第一金属化层，在这种情况下，i＝0或i＝1，这取决于相应设计规则的编号规则。
层331A包括：对应于图2A的鳍图案212(D)、212(P)和212(N)的线312D、312P和312N；以及层间电介质(ILD)352。间隙341A(1)和341A(2)中的线312(D)的实体是可选的，并且因此以虚线示出。当间隙341A(1)和341A(2)中存在线312(D)的实体时，图3A的单元区域308A对应于图2A的布局图200A的单元208A。当间隙341A(1)和341A(2)中不存在线312(D)的实体时，图3A的单元区域308A对应于图2B的布局图200B的单元208B。
层335A包括对应于图2A的栅极图案216(A)的线316(A)。在一些实施例中，线316(A)形成为与对应于鳍图案212(D)、212(P)和212(N)的相应线312D、312P和312N直接接触。在一些实施例中，在线316(A)之间提供的通孔(未示出)形成为与相应线312D、312P和312N直接接触，通孔位于介于层331A和335A之间的互连层(未示出)中。层337A包括ILD 338。层339A包括对应于图2A的PG图案218DD和218SS的PG段318DD和318SS以及ILD 340。
图3B是根据一些实施例的半导体器件的单元区域308B的截面。
图3B的单元区域308B类似于图3A的单元区域308A。为简洁起见，对单元区域308B的讨论将集中于单元区域308B相对于单元区域308A的差异。单元区域308B是基于诸如图2B至图2D中以及(如下面讨论的)图4C至图4D和图5C至图5D的布局图的布局图制造的半导体器件的单元区域的实例。因此，单元区域308B是图1的半导体器件100的单元区域104的实例。
层331B包括：对应于图2B的鳍图案212(D)、212(P)和212(N)的线312D、312P和312N；以及层间电介质(ILD)352。间隙341B(1)和341B(2)中的线312(D)的实体是可选的，并且因此以虚线示出。当间隙341B(1)和341B(2)中存在线312(D)的实体时，图3B的单元区域308B对应于图2C的布局图200C的单元208C。当间隙341B(1)和341B(2)中不存在线312(D)的实体时，图3B的单元区域308B对应于图2D的布局图200D的单元208D。
图4A是根据一些实施例的布局图400A。
布局图400A包括双高度单元408A(1)和408A(2)，以及单高度单元442A(1)和442A(2)。图4A的单元408A(1)和408A(2)的每个均类似于图2A的单元208A。为简洁起见，单元408A(1)和408A(2)的讨论将集中于相对于单元208A的差异。由布局图400A产生的半导体器件的实例是图1的半导体器件100，其中，半导体器件100的单元区域104的实例相应地由图4A等的单元408A(1)、408A(2)、442A(1)和/或442A(2)中的一个或多个产生。
在布局图400A中，单元408A(1)、408A(2)、442A(1)和442A(2)的每个均指定用于finFET技术，并且包括基本平行于第一方向延伸的鳍图案。出于参考目的，存在基本垂直于第一方向的第二方向。在图4A中，第一和第二方向是相应的水平和垂直方向。在一些实施例中，第一和第二方向是除了相应的水平和垂直方向之外的方向。鳍图案包括伪鳍图案412D、指定用于NMOS技术的有源鳍图案412N以及指定用于PMOS技术的有源鳍图案412P。在一些实施例(未示出)中，布局400A的有源鳍图案相对于图4A所示的有源鳍图案翻转，从而使得图4A中的指定用于NMOS技术的有源鳍图案指定用于PMOS技术，反之亦然；因此，这些实施例(同样，未示出)以与图2B的单元208B与图2A的单元208A不同相类似的方式与图4A所示的不同。
在图4A中，相对于垂直方向，单元408A(1)的中线和单元408A(2)的中线的每个均与水平参考线405A基本共线。相对于垂直方向，介于双高度单元408A(1)和408A(2)之间的是单高度单元442A(1)和442A(2)的堆叠件。单元442A(2)的第三边缘461A(3)与参考线405A基本共线。单元442A(1)的第一边缘463A(1))与参考线405A基本共线。单元442A(2)相对于参考线405A与单元442A(1)镜像对称。
单高度单元442A(1)划分为第一有源区域444A(N)(1)和第二有源区域444A(P)(1)。第一有源区域444A(N)(1)位于第三边缘461A(3)和参考线407A(1)之间，其中，参考线407A(1)与单元442A(1)的中线基本共线。第二有源区域444A(P)(1)位于第一边缘461A(1)和参考线407A(1)之间。单高度单元442A(2)划分为第一有源区域444A(N)(2)和第二有源区域444A(P)(2)。第一有源区域444A(N)(2)位于第一边缘463A(1)和参考线407A(2)之间，其中，参考线407A(2)与单元442A(2)的中线基本共线。第二有源区域444A(P)(2)位于第三边缘463A(3)和参考线407A(2)之间。
第一有源区域444A(N)(1)和444A(N)(2)的每个均包括三个或更多有源鳍412(N)。在图4A中，第一有源区域444A(N)(1)和444A(N)(2)的每个均包括有源鳍412(N)的2个实体。第二有源区域444A(P)(1)和444A(P)(2)的每个均包括一个或多个有源鳍412(P)。在图2A中，第二有源区域444A(P)(1)和444A(P)(2)的每个均包括有源鳍212(P)的2个实体。对于有源区域444A(N)(1)、444A(N)(2)、444A(P)(1)和/或444A(P)(2)的每个，有源鳍的其它数量和/或位置也在考虑中，例如，鉴于下面讨论的图6、图7A至图7D、图8A至图8D、图9A至图9D、图10A至图10C、图11A至图11D、图12A至图12C和图13A至图13L等所示的有源鳍的各个数量和有源鳍的各个位置。
在单高度单元442A(1)中，相对于垂直方向，伪鳍图案412(D)的一个实体基本平行于第一有源区域444A(N)(1)和第二有源区域444A(P)(1)之间的间隙中的中线407(1)而定位，其中，该间隙具有尺寸455。而且，相对于垂直方向，伪鳍图案412(D)的一个实体基本平行于第一有源区域444A(N)(2)和第二有源区域444A(P)(2)之间的间隙中的中线407(2)而定位，其中，该间隙具有尺寸456。伪鳍图案412(D)的第一边界实体与单元442A(1)的第一边缘461A(1)基本共线，从而使得单元442A(1)包括伪鳍图案212(D)的第一边界实体的基本一半。伪鳍图案412(D)的第二边界实体与单元442A(2)的第三边缘463A(3)基本共线，从而使得单元442A(2)包括伪鳍图案412(D)的第二边界实体的基本一半。
在图4A中，双高度单元408A(1)和408A(2)以及单高度单元442A(1)和442A(2)的每个均包括伪栅极图案416(D)以及有源栅极图案416(A)。相对于水平方向，有源栅极图案216(A)的相应实体在location_1≈1/3*length_fin和location_2≈2/3*length_fin处与给定的一个鳍图案相交。在一些实施例中，有源栅极图案416(A)的实体在除了location_1和location_2之外的位置处与鳍图案相交。而且，相对于水平方向，伪栅极图案416(D)的相应实体与给定鳍图案的第一端和第二端中给定一端相交。
在一些实施例中，由图4A的伪栅极图案416(D)的实体产生的栅电极可以未包括作为半导体器件中的功能组件。因此，在一些实施例中，由伪栅极图案416(D)的实体产生的栅电极未被配置为用于特定导电性。在一些实施例中，伪栅极图案416(D)的给定实体指定为伪栅极而不是有源栅极，这是因为伪栅极图案416(D)的给定实***于相应的有源鳍的端部上方，从而使得有源鳍在水平方向上没有充分地延伸超出伪栅极图案416(D)的给定实体的两侧。因为牺牲了伪栅极图案416(D)的潜在“有源状态”，因此伪栅极图案416(D)有时称为牺牲栅极图案。
在布局400A中，相对于水平方向，其中，在双高度单元408A(1)紧邻接单高度单元442A(1)和442A(2)的堆叠件的位置处，存在间隙446A(1)。具体地，间隙446A(1)位于接近单元408A(1)的第四边缘421A(4)的伪栅极图案416(D)的实体和接近单元442A(1)的第二边缘461A(2)和单元442A(2)的第二边缘463A(2)的每个的伪栅极图案416(D)的实体之间。因此，单元442A(1)和单元442A(2)都不与单元408A(1)共享伪栅极图案416(D)的实体，在图4A中用参考标号448A(1)调用“未共享”条件。
类似地，在布局400A中，相对于水平方向，其中，在双高度单元408A(2)紧邻单高度单元442A(1)和442A(2)的堆叠件的位置处，存在间隙446A(2)。具体地，间隙446A(2)位于接近单元408A(2)的第二边缘421A(2)的伪栅极图案416(D)的实体和接近单元442A(1)的第四边缘461A(4)和单元442A(2)的第四边缘463A(4)的每个的伪栅极图案416(D)的实体之间。因此，单元442A(1)和单元442A(2)都不与单元408A(2)共享伪栅极图案416(D)的实体，在图4A中用参考标号448A(2)调用“未共享”条件。
在图4A中，相对于水平方向，单元408A(1)和单元442A(1)之间的边界由如下连续序列限定：单元408A(1)中的有源栅极图案416(A)；单元408A(1)中的伪栅极图案416(D)；单元442A(1)中的伪栅极图案416(D)；以及单元442A(1)中的有源栅极图案416(A)。类似地，相对于水平方向，单元408A(1)和单元442A(2)之间的边界由如下连续序列限定：单元408A(1)中的有源栅极图案416(A)；单元408A(1)中的伪栅极图案416(D)；单元442A(2)中的伪栅极图案416(D)；以及单元442A(2)中的有源栅极图案416(A)。
同样在图4A中，相对于水平方向，单元442A(1)和单元408A(2)之间的边界由如下连续序列限定：单元442A(1)中的有源栅极图案416(A)；单元442A(1)中的伪栅极图案416(D)；单元408A(2)中的伪栅极图案416(D)；以及单元408A(2)中的有源栅极图案416(A)。类似地，相对于水平方向，单元442A(2)和单元408A(2)之间的边界由如下连续序列限定：单元442A(2)中的有源栅极图案416(A)；单元442A(2)中的伪栅极图案416(D)；单元408A(2)中的伪栅极图案416(D)；以及单元408A(2)中的有源栅极图案416(A)。
图4B是根据一些实施例的布局图400B。
图4B的布局图400B类似于图4A的布局图400A。为简洁起见，布局图400B的讨论将集中于布局图400B相对于布局图400A的差异。由布局图400B产生的半导体器件的实例是图1的半导体器件100，其中，半导体器件100的单元区域104的实例相应地由图4B等的单元408B(1)、408B(2)、442B(1)和/或442B(2)的一个或多个产生。
图4B的布局图400B与图4A的布局图400A不同的方式与图2C的单元208C与图2A的单元208A不同的方式类似。因此，伪鳍图案412(D)的实体基本不与参考线407B(1)共线，也不与参考线407B(2)共线。
图4C是根据一些实施例的布局图400C。
图4C的布局图400C类似于图4A的布局图400A。为简洁起见，布局图400C的讨论将集中于布局图400C相对于布局图400A的差异。由布局图400C产生的半导体器件的实例是图1的半导体器件100，其中，半导体器件100的单元区域104的实例相应地由图4C等的单元408C(1)、408C(2)、442C(1)和/或442C(2)的一个或多个产生。
参照布局图400C，布局400C中不存在相应的间隙，如相应的标注446C(1)和446C(2)所表示，然而布局图400A包括间隙446A(1)和446A(2)。相对于水平方向，布局图400C的优势在于布局图400C比图4A的布局图400A更密集。
在图4C中，与图4A的单元408A(1)相反，相对于水平方向，单元408C(1)的第二边缘421A(2)和第四边缘421A(4)基本在鳍图案的相应端部处与鳍图案相交。类似地，单元408C(2)的第二边缘421A(2)和第四边缘421A(4)基本在鳍图案的相应端部处与鳍图案相交。而且，单元442C(1)的第二边缘461C(2)和第四边缘461C(4)基本在鳍图案的相应端部处与鳍图案相交。类似地，单元442C(2)的第二边缘461C(2)和第四边缘461C(4)基本在鳍图案的相应端部处与鳍图案相交。
参照布局400C，与单元408C(1)相关的伪栅极图案416(D)的第一实体与单元408C(1)的第二边缘421C(2)基本共线，从而使得单元408C(1)包括与单元408C(1)相关的伪栅极图案416(D)的第一实体的基本一半。与单元408C(1)相关的伪栅极图案416(D)的第二实体与单元408C(1)的第四边缘421C(4)基本共线，从而使得单元408C(1)包括与单元408C(1)相关的伪栅极图案416(D)的第二实体的基本一半。与单元408C(2)相关的伪栅极图案416(D)的第一和第二实体与单元408C(2)的第二边缘421C(2)和第四边缘421C(4)相应地基本共线，从而使得单元408C(2)包括与单元408C(2)相关的伪栅极图案416(D)的第一和第二实体的每个的基本一半。
同样参照布局400C，与单元442C(1)相关的伪栅极图案416(D)的第一实体与单元442C(1)的第二边缘461C(2)基本共线，从而使得单元442C(1)包括与单元442C(1)相关的伪栅极图案416(D)的第一实体的基本一半。与单元408C(1)相关的伪栅极图案416(D)的第二实体与单元442C(1)的第四边缘461C(4)基本共线，从而使得单元442C(1)包括与单元442C(1)相关的伪栅极图案416(D)的第二实体的基本一半。与单元442C(2)相关的伪栅极图案416(D)的第一和第二实体与单元442C(2)的第二边缘463C(2))和第四边缘463C(4)相应地基本共线，从而使得单元442C(2)包括与单元442C(2)相关的伪栅极图案416(D)的第一和第二实体的每个的基本一半。
因此，在布局400C中，如标注448C(1)所示，单元408C(1)的第四边缘421C(4)与单元442C(1)的第二边缘461C(2)和单元442C(2)的第二边缘463C(2)均共享伪栅极图案416(D)。因此，相对于水平方向，在双高度单元408C(1)紧邻单高度单元442C(1)和422C(2)的堆叠件的位置处，同样没有由标注446C(1)表示的间隙。同样，如标注448C(2)所示，单元408C(2)的第二边缘421C(2)与单元442C(1)的第四边缘461C(4)和单元442C(2)的第四边缘463C(4)均共享伪栅极图案416(D)。因此，相对于水平方向，在双高度单元408C(2)紧邻单高度单元442C(1)和422C(2))的堆叠件的位置处，同样没有由标注446C(2)表示的间隙。
在图4C中，相对于水平方向，单元408C(1)和单元442C(1)之间的边界由如下连续序列限定：单元408C(1)中的有源栅极图案416(A)；由单元408C(1)和单元442C(1)共享的伪栅极图案416(D)；以及单元442C(1)中的有源栅极图案416(A)。类似地，相对于水平方向，单元408C(1)和单元442C(2)之间的边界由如下连续序列限定：单元408C(1)中的有源栅极图案416(A)；由单元408C(1)和单元442C(1)共享的伪栅极图案416(D)；以及单元442C(2)中的有源栅极图案416(A)。
同样在图4C中，相对于水平方向，单元442C(1)和单元408C(2)之间的边界由如下连续序列限定：单元442C(1)中的有源栅极图案416(A)；由单元442C(1)和单元408C(2)共享的伪栅极图案416(D)；以及单元408C(2)中的有源栅极图案416(A)。类似地，相对于水平方向，单元442C(2)和单元408C(2)之间的边界由如下连续序列限定：单元442C(2)中的有源栅极图案416(A)；由单元442C(2)和单元408C(2)共享的伪栅极图案416(D)；以及单元408C(2)中的有源栅极图案416(A)。
图4D是根据一些实施例的布局图400D。
图4D的布局图400D类似于图4C的布局图400C。为简洁起见，布局图400D的讨论将集中于布局图400D相对于布局图400C的差异。由布局图400D产生的半导体器件的实例是图1的半导体器件100，其中，半导体器件100的单元区域104的实例相应地由图4D等的单元408D(1)、408D(2)、442D(1)和/或442D(2)的一个或多个产生。
图4D的布局图400D与图4C的布局图400C不同的方式类似于图2C的单元208C与图2A的单元208A不同的方式。因此，伪鳍图案412(D)的实体不与参考线407C(1)基本共线，也不与参考线407C(2)共线。
图5A是根据一些实施例的布局图500A。
布局图500A包括双高度单元508A(1)和508A(2)、双高度单元532A和534A以及单高度单元536A。图5A的单元508A(1)类似于图2A的单元208A。图5A的单元508A(2)类似于图2B的单元208B。图5A的单元536A类似于图4A的单元442A(1)和442A(2)。为简洁起见，单元508A(1)和508A(2)的讨论将集中于相对于相应单元208B和208A的差异。类似地，为简洁起见，单元536A的讨论将集中于相对于相应单元442A(1)和442A(2)的差异。由布局图500A产生的半导体器件的实例是图1的半导体器件100，其中，半导体器件100的单元区域104的实例相应地由图5A等的单元508A(1)、508A(2)、536A、532A和534A的一个或多个产生。
在布局图500A中，单元508A(1)、508A(2)、536A、532A和534A的每个均指定用于finFET技术，并且包括基本平行于第一方向延伸的鳍图案。出于参考目的，存在基本垂直于第一方向的第二方向。在图5A中，第一和第二方向是相应的水平和垂直方向。在一些实施例中，第一和第二方向是除了相应的水平和垂直方向之外的方向。鳍图案包括伪鳍图案、指定用于NMOS技术的有源鳍图案以及指定用于PMOS技术的有源鳍图案，为了简化说明，图5A中没有用参考标号标出。布局图500A还包括电源网段图案(PG图案)，其中一些指定用于电压VDD，并且其中一些指定用于电压VSS。虽然用标记VDD或VSS标出，但是为了简化说明，图5A中没有用参考标号标出相应的PG图案。在一些实施例(未示出)中，布局500A的有源鳍图案和PG图案相对于图5A所示的有源鳍图案和PG图案翻转，从而使得图5A中的指定用于NMOS技术的有源鳍图案反而指定用于PMOS技术，并且指定用于VSS的PG图案反而指定用于VDD，反之亦然；因此，这些实施例(同样，未示出)与图5A所示不同的方式与图2B的单元208B与图2A的单元208A不同的方式类似。
在图5A中，为了简化说明，采用标记规则。具体地，相对于垂直方向上的序列，单高度单元536A标记为“PN”。这里，“PN”表示单元536A包括具有指定用于PMOS技术的有源鳍图案的单个有源区域和具有指定用于NMOS技术的有源鳍图案的单个有源区域。为了简化图5A中的说明，单元536A中的有源区域都没有用参考标号标出。而且，单元534的每个实体均包括单个有源区域，其可以标记为“P”或“N”以指示单个有源区域具有指定相应地用于PMOS技术或NMOS技术的有源鳍图案。为了简化图5A中的说明，单元534A的每个实体中的有源区域都没有用参考标号标出。
参照图5A的标记规则，相对于垂直方向上的序列，双高度单元508A(1)标记为‘PNNP’。这里，‘PNNP’表示单元508A(1)对应于单高度‘PN’单元536A的两个实体的堆叠件(在垂直方向上)，尽管单元508A(1)的‘NN’部分表示具有指定用于NMOS技术的有源鳍图案的更大单个有源区域，而不是指定用于NMOS技术的两个离散的较小有源鳍图案(见上面对图2A的单元208A的讨论)。为了简化图5A中的说明，没有用参考标号标出单元508A(1)中的有源区域。类似地，相对于垂直方向上的序列，双高度单元508A(2)标记为‘NPPN’。这里，‘NPPN’指示单元508A(2)对应于单高度‘NP’单元(未示出)的两个实体的堆叠件(在垂直方向上)，尽管单元508A(2)的‘PP’部分表示具有指定用于PMOS技术的有源鳍图案的更大单个有源区域，而不是指定用于PMOS技术的两个离散的较小有源鳍图案(见上面对图2B的单元208B的讨论)。为了简化图5A中的说明，没有用参考标号标出单元508A(2)中的有源区域。
进一步参照图5A的标记规则，相对于垂直方向上的序列，双高度单元532A标记为‘PPNN’。这里，‘PPNN’表示单元532A对应于从单高度单元536A拉伸/放大为双高度的版本。因此，单元532A包括具有指定用于PMOS技术的有源鳍图案的单个有源区域，并且具有指定用于NMOS技术的有源鳍图案的单个有源区域。相对于垂直方向，单元532A中的单个有源PMOS区域和单个有源NMOS区域的每个的尺寸S_532A均大于单元536A中的单个有源PMOS区域和单个有源NMOS区域的每个的尺寸S_536A。尺寸S_532A大于尺寸S_536A，因为单元532A中的单个有源PMOS区域和单个有源NMOS区域的每个均以类似于图2A的单元208A包括额外鳍的方式包括额外鳍。单元532A中的单个有源PMOS区域和单个有源NMOS区域的每个中的有源鳍的总和Σ是Σ＝2*m+n，其中，m和n是正整数，m是表示单元536A中的单个有源PMOS区域和单个有源NMOS区域的每个的数量的变量，并且n是表示单元536A中的单个有源PMOS区域和单个有源NMOS区域的每个中的额外鳍的数量的变量。
在图5A中，相对于垂直方向，单元508A(1)的中线537A从单元508A(2)的中线538A偏移。相对于垂直方向，就单元508A(1)的第一给定实体与单元508A(2)的第一给定实体重叠来说，单元508A(1)的第一给定实体的第一边缘521A(1)或第三边缘521(3)将与单元508A(2)的第一给定实体的中线538A基本共线。类似地，就单元508A(2)的第二给定实体与单元508A(1)的第二给定实体重叠来说，单元508A(2)的第二给定实体的第一边缘521A(1)或第三边缘521(3)将与单元508A(1)的第二给定实体的中线537A基本共线。
图5B是根据一些实施例的布局图500B。
图5B的布局图500B类似于图5A的布局图500A。为简洁起见，布局图500B的讨论将集中于布局图500B相对于布局图500A的差异。由布局图500B产生的半导体器件的实例是图1的半导体器件100，其中，半导体器件100的单元区域104的实例相应地由图5B等的单元508B(1)、508B(2)、536B、532B和534B的一个或多个产生。
图5B的布局图500B与图5A的布局图500A不同的方式类似于图2C的单元208C与图2A的单元208A不同的方式。因此，伪鳍图案的实体基本不与参考线507B(1)至507B(5)共线。
图5C是根据一些实施例的布局图500C。
图5C的布局图500C类似于图5A的布局图500A。为简洁起见，布局图500C的讨论将集中于布局图500C相对于布局图500A的差异。由布局图500C产生的半导体器件的实例是图1的半导体器件100，其中，半导体器件100的单元区域104的实例相应地由图5C等的单元508C(1)、508C(2)、536C、532C和534C的一个或多个产生。
参照布局图500C，布局图500A包括间隙546A(1)和546A(2)，而布局500C中不存在相应的间隙，如由相应的标注546C(1)和546C(2)指示的。相对于水平方向，布局图500C的优势在于布局图500C比图5A的布局图500A更密集。
在图5C中，相对于水平方向，第一单元(例如，单元508C(1))和第二单元(例如，单元508C(2)的实例)的实体之间的边界由以下连续序列限定：单元508C(1)中的有源栅极图案的实体；由单元508C(1)和单元508C(2)共享的伪栅极图案的实体；以及单元508C(2)中的有源栅极图案的实体。
图5D是根据一些实施例的布局图500D。
图5D的布局图500D类似于图5C的布局图500C。为简洁起见，布局图500D的讨论将集中于布局图500D相对于布局图500C的差异。由布局图500D产生的半导体器件的实例是图1的半导体器件100，其中，半导体器件100的单元区域104的实例相应地由图5D等的单元508D(1)、508D(2)、536d、532D和534D的一个或多个产生。
图5D的布局图500D与图5C的布局图500C不同的方式类似于图2C的单元208C与图2A的单元208A不同的方式。因此，伪鳍图案的实体不与参考线507D(1)至507D(5)的任一个基本共线。
图6是示出根据一些实施例的布局图600如何与呈布局图600’形式的“构建块”(building block)相关的组合图。
布局图600包括双高度单元608。单元608类似于例如图2A的单元208A和图2B的单元208B的每个。布局图600’包括单元604。单元604类似于例如图4A的单元442A(1)和442A(2)。为简洁起见，单元608的讨论将集中于单元608相对于单元208A和单元208B的差异，并且单元604的讨论将集中于单元604相对于442A(1)和442A(2)的差异。在一些实施例中，单元608用作由标准单元组成的库中的标准单元。由包括单元608的布局图产生的半导体器件的实例是图1的半导体器件100，其中，半导体器件100的单元区域104由单元608产生。单元608概括在下面出现的表格的行5中。
单元608和604的每个均指定用于finFET技术，并且包括基本平行于第一方向延伸的鳍图案。出于参考目的，存在基本垂直于第一方向的第二方向。在图6中，第一和第二方向是相应的水平和垂直方向。在一些实施例中，第一和第二方向是除了相应的水平和垂直方向之外的方向。鳍图案包括伪鳍图案、指定用于NMOS技术的有源鳍图案以及指定用于PMOS技术的伪鳍图案612(D)和有源鳍图案612(X)。在一些实施例中，第一组有源鳍图案612(X)指定用于NMOS技术，并且第二组有源鳍图案612(X)指定用于PMOS技术，以类似于例如图2A的单元208A的方式。在一些实施例中，第一和第二组有源鳍图案612(X)被翻转，从而使得第一组有源鳍图案612(X)反而指定用于PMOS技术，并且第二组有源鳍图案612(X)反而指定用于NMOS技术，以类似于例如图2B的单元208B的方式。
单元608划分为第一有源区域650(1)、第二有源区域650(2)和第三有源区域650(3)。第一有源区域650(1)包括三个或多个连续的NMOS/PMOS配置的有源鳍612(X)的序列。第二有源区域650(2)包括一个或多个PMOS/NMOS配置的有源鳍612(X)。第三有源区域650(3)包括一个或多个PMOS/NMOS配置的有源鳍612(X)。如图6所示，第一有源区域650(1)包括三个连续的NMOS/PMOS配置的有源鳍612(X)的序列，第二有源区域650(2)包括一个PMOS/NMOS配置的有源鳍612(X)，并且第三有源区域650(3)包括一个PMOS/NMOS配置的有源鳍612(X)。单元604划分为第一有源区域650(1)’和第二有源区域650(2)’。第一有源区域650(1)’包括一个或多个连续的NMOS/PMOS配置的有源鳍612(X)。第二有源区域650(2)’包括一个或多个PMOS/NMOS配置的有源鳍612(X)。如图6所示，第一有源区域650(1)’包括一个NMOS/PMOS配置的有源鳍612(X)，并且第二有源区域650(2)’包括一个PMOS/NMOS配置的有源鳍612(X)。对于第一有源区域650(1)、第二有源区域650(2)和第三有源区域650(3)以及相应地对于第一有源区域650(1)’和第二有源区域650(2)’的每个，有源鳍的其它数量和/或位置都在考虑中，例如，鉴于下面讨论的图7A至图7D、图8A至图8D、图9A至图9D、图10A至图10C、图11A至图11D、图12A至图12C和图13A至图13L等所示的有源鳍的不同数量和/或有源鳍的各个位置。
在图6中，单元604具有第一边缘661(1)、第二边缘661(2)、第三边缘661(3)和第四边缘661(4)。单元604的第三边缘661(3)与参考线605’基本共线。单元608基于单元604的第一和第二副本(未示出)在垂直方向上的堆叠。单元608具有第一边缘621(1)、第二边缘621(2)、第三边缘621(3)和第四边缘621(4)。实际上，使用参考线605’作为旋转轴，单元604的第一副本围绕参考线605’旋转180度并且定位使得单元604的第一副本的第三边缘661(3)与参考线605共线。而且，实际上，单元604的第二副本的方向与单元604相同，并且堆叠在单元604的第一副本上，使得单元604的第二副本的第三边缘661(3)与参考线605共线。因此，单元608中的第二有源区域650(2)对应于单元604的第二副本中的第二有源区域650(2)’，单元608中的第三有源区域650(3)对应于单元604的第一副本中的第二有源区域650(2)’，单元608中的第一有源区域650(1)的第一部分部分地对应于单元604的第二副本中的第一有源区域650(1)’；并且单元608中的第一有源区域650(1)的第二部分部分地对应于单元604的第一副本中的第一有源区域650(1)’。
在单元608中，相对于垂直方向，第一有源区域650(1)还包括位于第一和第二部分之间的第三部分。第一有源区域650(1)的第三部分包括一个或多个额外鳍。如图6所示，第一有源区域650(1)的第三部分包括一个额外的NMOS/PMOS配置的有源鳍612(X)。对于第一有源区域650(1)，其它数量的额外有源鳍都在考虑中，例如，鉴于下面讨论的图7A至图7D、图8A至图8D、图9A至图9D、图10A至图10C、图11A至图11D、图12A至图12C和图13A至图13L等所示的有效有源鳍的各个数量。
相对于垂直方向，参考线605表示单元608的中线。相对于参考线605，单元608是镜像对称的。
图7A至图7D是根据一些实施例的示出布局图700A至图700D如何与呈相应布局图700A’至700D’形式的“构建块”相关的组合图。
布局图700A至700D的每个类似于例如图6的布局图600。布局图700A’至700D’的每个类似于例如图6的布局图600’。
布局图700A至700D包括相应的双高度单元708A至708D和704A至704D。图1的半导体器件100是由相应地包括单元708A至708D的布局图产生的半导体器件的实例，其中，半导体器件100的单元区域104由相应的单元708A至708D产生。单元708A至708D概括在下面出现的表的相应行6至9中。
单元708A至708D类似于例如图6的单元608，但是，在第一有源区域750A(1)至750D(1)、第二有源区域750A(2)至750D(2)和第三有源区域750A(3)至750D(3)中的有源鳍的不同数量和/或第一有源区域750A(1)至750D(1)、第二有源区域750A(2)至750D(2)和第三有源区域750A(3)至750D(3)的不同位置(相对于垂直方向)方面，单元708A至708D也与608不同。单元704A至704D类似于例如图6的单元604，但是，在第一有源区域750A(1)’至750D(1)’和第二有源区域750A(2)’至750D(2)’中的有源鳍的不同数量和/或第一有源区域750A(1)’至750D(1)’和第二有源区域750A(2)’至750D(2)’的不同位置(相对于垂直方向)方面，单元704A至704D也与604不同。
图8A至图8D是根据一些实施例的示出布局图800A至800D如何与呈相应布局图800A’至800D’形式的“构建块”相关的组合图。
布局图800A至800D的每个均类似于例如图6的布局图600。布局图800A’至800D’的每个均类似于例如图6的布局图600’。
布局图800A至800D包括相应的双高度单元808A至808D和804A至804D。图1的半导体器件100是由相应地包括单元808A至808D的布局图产生的半导体器件的实例，其中，半导体器件100的单元区域104由相应的单元808A至808D产生。单元808A至808D概括在下面出现的表的相应行10至13中。
单元808A至808D类似于例如图6的单元608，但是，在第一有源区域850A(1)至850D(1)、第二有源区域850A(2)至850D(2)和第三有源区域850A(3)至850D(3)中的有源鳍的不同数量和/或第一有源区域850A(1)至850D(1)、第二有源区域850A(2)至850D(2)和第三有源区域850A(3)至850D(3)的不同位置(相对于垂直方向)方面，单元808A至808D也与608不同。单元804A至804D类似于例如图6的单元604，但是，在第一有源区域850A(1)’至850D(1)’和第二有源区域850A(2)’至850D(2)’中的有源鳍的不同数量和/或第一有源区域850A(1)’至850D(1)’和第二有源区域850A(2)’至850D(2)’的不同位置(相对于垂直方向)方面，单元804A至804D也与604不同。
图9A至图9D是根据一些实施例的示出布局图900A至900D如何与呈相应布局图900A’至900D’形式的“构建块”相关的组合图。
布局图900A至900D的每个均类似于例如图6的布局图600。布局图900A’至900D’的每个均类似于例如图6的布局图600’。而且，图9D在某些方面对应于图2A。
布局图900A至900D包括相应的双高度单元908A至908D和904A至904D。图1的半导体器件100是由相应地包括单元908A至908D的布局图产生的半导体器件的实例，其中，半导体器件100的单元区域104由相应的单元908A至908D产生。单元908A至908D概括在下面出现的表的相应行14至17中。
单元908A至908D类似于例如图6的单元608，但是，在第一有源区域950A(1)至950D(1)、第二有源区域950A(2)至950D(2)和第三有源区域950A(3)至950D(3)中的有源鳍的不同数量和/或第一有源区域950A(1)至950D(1)、第二有源区域950A(2)至950D(2)和第三有源区域950A(3)至950D(3)的不同位置(相对于垂直方向)方面，单元908A至908D也与608不同。应该注意，单元908D对应于图2A的单元208A和图2B的单元208B。单元904A至904D类似于例如图6的单元604，但是，在第一有源区域950A(1)’至950D(1)’和第二有源区域950A(2)’至950D(2)’中的有源鳍的不同数量和/或第一有源区域950A(1)’至950D(1)’和第二有源区域950A(2)’至950D(2)’的不同位置(相对于垂直方向)方面，单元904A至904D也与604不同。
图10A至图10C是根据一些实施例的示出布局图1000A至1000C如何与呈相应布局图1000A’至1000C’形式的“构建块”相关的组合图。
布局图1000A至1000C的每个均类似于例如图6的布局图600。布局图1000A’至1000C’的每个均类似于例如图6的布局图600’。布局图1000A’至1000C’类似于例如相应图8A至图8C的相应布局图800A’至800C’。
布局图1000A至1000C包括相应的双高度单元1008A至1008C和1004A至1004C。图1的半导体器件100是由相应地包括单元1008A至1008C的布局图产生的半导体器件的实例，其中，半导体器件100的单元区域104由相应的单元1008A至1008C产生。单元1008A至1008C概括在下面出现的表的相应行18至20中。
单元1008A至1008C类似于例如图6的单元608，但是，在第一有源区域1050A(1)至1050C(1)、第二有源区域1050A(2)至1050C(2)和第三有源区域1050A(3)至1050C(3)中的有源鳍的不同数量和/或第一有源区域1050A(1)至1050C(1)、第二有源区域1050A(2)至1050C(2)和第三有源区域1050A(3)至1050C(3)的不同位置(相对于垂直方向)方面，单元1008A至1008C也与608不同。单元1004A至1004C类似于例如图6的单元604，但是，在第一有源区域1050A(1)’至1050C(1)’和第二有源区域1050A(2)’至1050C(2)’中的有源鳍的不同数量和/或第一有源区域1050A(1)’至1050C(1)’和第二有源区域1050A(2)’至1050C(2)’的不同位置(相对于垂直方向)方面，单元1004A至1004C也与604不同。
图11A至图11D是根据一些实施例的示出布局图1100A至1100D如何与呈相应布局图1100A’至1100D’形式的“构建块”相关的组合图。
布局图1100A至1100D的每个均类似于例如图6的布局图600。布局图1100A’至1100D’的每个均类似于例如图6的布局图600’。布局图1100A’至1100D’类似于例如相应图9A至图9D的相应布局图900A’至900D’。
布局图1100A至1100D包括相应的双高度单元1108A至1108D和1104A至1104D。图1的半导体器件100是由相应地包括单元1108A至1108D的布局图产生的半导体器件的实例，其中，半导体器件100的单元区域104由相应的单元1108A至1108D产生。单元1108A至1108D概括在下面出现的表的相应行21至24中。
单元1108A至1108D类似于例如图6的单元608，但是，在第一有源区域1150A(1)至1150D(1)、第二有源区域1150A(2)至1150D(2)和第三有源区域1150A(3)至1150D(3)中的有源鳍的不同数量和/或第一有源区域1150A(1)至1150D(1)、第二有源区域1150A(2)至1150D(2)和第三有源区域1150A(3)至1150D(3)的不同位置(相对于垂直方向)方面，单元1108A至1108D也与608不同。单元1104A至1104D类似于例如图6的单元604，但是，在第一有源区域1150A(1)’至1150D(1)’和第二有源区域1150A(2)’至1150D(2)’中的有源鳍的不同数量和/或第一有源区域1150A(1)’至1150D(1)’和第二有源区域1150A(2)’至1150D(2)’的不同位置(相对于垂直方向)方面，单元1104A至1104D也与604不同。
图12A至图12C是根据一些实施例的示出布局图1200A至1200C如何与呈相应布局图1200A’至1200C’形式的“构建块”相关的组合图。
布局图1200A至1200C的每个均类似于例如相应图8A至图8C的相应布局图800A至800C。布局图1200A’至1200C’的每个均类似于例如图7A的布局图700’。布局图1200A”至1200C”类似于例如相应图8A至图8C的相应布局图800A’至800C’。
布局图1200A至1200C包括相应的双高度单元1208A至1208C和1204A至1204C。图1的半导体器件100是由相应地包括单元1208A至1208C的布局图产生的半导体器件的实例，其中，半导体器件100的单元区域104由相应的单元1208A至1208C产生。单元1208A至1208C概括在下面出现的表的相应行25至27中。
单元1208A至1208C类似于例如图6的单元608，但是，在第一有源区域1250A(1)至1250C(1)、第二有源区域1250A(2)至1250C(2)和第三有源区域1250A(3)至1250C(3)中的有源鳍的不同数量和/或第一有源区域1250A(1)至1250C(1)、第二有源区域1250A(2)至1250C(2)和第三有源区域1250A(3)至1250C(3)的不同位置(相对于垂直方向)方面，单元1208A至1208C也与608不同。单元1204A至1204C类似于例如图6的单元604，但是，在第一有源区域1250A(1)’至1250C(1)’和第二有源区域1250A(2)’至1250C(2)’中的有源鳍的不同数量和/或第一有源区域1250A(1)’至1250C(1)’和第二有源区域1250A(2)’至1250C(2)’的不同位置(相对于垂直方向)方面，单元1204A至1204C也与604不同。
图13A至图13D是根据一些实施例的示出布局图1300A至1300D如何与呈相应布局图1300A’至1300D’形式的“构建块”相关的组合图。
布局图1300A类似于例如图9A的布局图900A。布局图1300B类似于例如图9C的布局图900C。布局图1300C类似于例如相应图9A至图9B的布局图900A至900B。布局图1300D类似于例如相应图9C至图9D的布局图900C至900D。
布局图1300A’至1300D’的每个均类似于例如图7B的布局图700B’。布局图1300A”类似于例如图9A的布局图900A’。布局图1300B”类似于例如图9B的布局图900B’。布局图1300C”类似于例如图9C的布局图900C’。布局图1300D”类似于例如图9D的布局图900D’。
布局图1300A至1300D包括相应的双高度单元1308A至1308D和1304A至1304D。图1的半导体器件100是由相应地包括单元1308A至1308D的布局图产生的半导体器件的实例，其中，半导体器件100的单元区域104由相应的单元1308A至1308D产生。单元1308A至1308D概括在下面出现的表的相应行28至31中。
单元1308A至1308D类似于例如图6的单元608，但是，在第一有源区域1350A(1)至1350D(1)、第二有源区域1350A(2)至1350D(2)和第三有源区域1350A(3)至1350D(3)中的有源鳍的不同数量和/或第一有源区域1350A(1)至1350D(1)、第二有源区域1350A(2)至1350D(2)和第三有源区域1350A(3)至1350D(3)的不同位置(相对于垂直方向)方面，单元1308A至1308D也与608不同。单元1304A至1304D类似于例如图6的单元604，但是，在第一有源区域1350A(1)’至1350D(1)’和第二有源区域1350A(2)’至1350D(2)’中的有源鳍的不同数量和/或第一有源区域1350A(1)’至1350D(1)’和第二有源区域1350A(2)’至1350D(2)’的不同位置(相对于垂直方向)方面，单元1304A至1304D也与604不同。
图13E至图13H是根据一些实施例的示出布局图1300E至1300H如何与呈相应布局图1300E’至1300H’形式的“构建块”相关的组合图。
布局图1300E类似于例如相应图9A至图9B的布局图900A至900B。布局图1300F类似于例如相应图9C至图9D的布局图900C至900D。布局图1300G类似于例如图9B的布局图900B。布局图1300H类似于例如相应图9B和图9D的布局图900B和900D。
布局图1300E’至1300H’的每个均类似于例如图7C的布局图700C’。布局图1300E”类似于例如图9A的布局图900A’。布局图1300F”类似于例如图9B的布局图900B’。布局图1300G”类似于例如图9C的布局图900C’。布局图1300H”类似于例如图9D的布局图900D’。
布局图1300E至1300H包括相应的双高度单元1308E至1308H和1304E至1304H。图1的半导体器件100是由相应地包括单元1308E至1308H的布局图产生的半导体器件的实例，其中，半导体器件100的单元区域104由相应的单元1308E至1308H产生。单元1308E至1308H概括在下面出现的表的相应行28至31中。
单元1308E至1308H类似于例如图6的单元608，但是，在第一有源区域1350E(1)至1350H(1)、第二有源区域1350E(2)至1350H(2)和第三有源区域1350E(3)至1350H(3)中的有源鳍的不同数量和/或第一有源区域1350E(1)至1350H(1)、第二有源区域1350E(2)至1350H(2)和第三有源区域1350E(3)至1350H(3)的不同位置(相对于垂直方向)方面，单元1308E至1308H也与608不同。单元1304E至1304H类似于例如图6的单元604，但是，在第一有源区域1350E(1)’至1350H(1)’和第二有源区域1350E(2)’至1350H(2)’中的有源鳍的不同数量和/或第一有源区域1350E(1)’至1350H(1)’和第二有源区域1350E(2)’至1350H(2)’的不同位置(相对于垂直方向)方面，单元1304E至1304H也与604不同。
图13I至图13L是根据一些实施例的示出布局图1300I至1300L如何与呈相应布局图1300I’至1300L’形式的“构建块”相关的组合图。
布局图1300I类似于例如相应图9A和图9C的布局图900A和900C。布局图1300J类似于例如图9C的布局图900C。布局图1300K类似于例如相应图9B和图9C的布局图900B和900C。布局图1300L类似于例如相应图9C和图9D的布局图900C和900D。
布局图1300I’至1300L’的每个均类似于例如图7D的布局图700D’。布局图1300A”、1300E”和1300I”的每个均类似于例如图9A的布局图900A’。布局图1300B”、1300F”和1300J”的每个均类似于例如图9B的布局图900B’。布局图1300C”、1300G”和1300K”的每个均类似于例如图9C的布局图900C’。布局图1300D”、1300H”和1300L”的每个均类似于例如图9D的布局图900D’。
布局图1300I至1300L包括相应的双高度单元1308I至1308L和1304I至1304L。图1的半导体器件100是由相应地包括单元1308I至1308L的布局图产生的半导体器件的实例，其中，半导体器件100的单元区域104由相应的单元1308I至1308L产生。单元1308I至1308L概括在下面出现的表的相应行28至31中。
单元1308I至1308L类似于例如图6的单元608，但是，在第一有源区域1350I(1)至1350L(1)、第二有源区域1350I(2)至1350L(2)和第三有源区域1350I(3)至1350L(3)中的有源鳍的不同数量和/或第一有源区域1350I(1)至1350L(1)、第二有源区域1350I(2)至1350L(2)和第三有源区域1350I(3)至1350L(3)的不同位置(相对于垂直方向)方面，单元1308I至1308L也与608不同。单元1304I至1304L类似于例如图6的单元604，但是，在第一有源区域1350I(1)’至1350L(1)’和第二有源区域1350I(2)’至1350L(2)’中的有源鳍的不同数量和/或第一有源区域1350I(1)’至1350L(1)’和第二有源区域1350I(2)’至1350L(2)’的不同位置(相对于垂直方向)方面，单元1304I至1304L也与604不同。
相应的图2A至图2D、图6、图7A至图7D、图8A至图8D、图9A至图9D、图10A至图10C、图11A至图11D、图12A至图12C和图13A至图13L(上面讨论的)的单元208A至208D、608、708A至708D、808A至808D、908A至908D、1008A至1008C、1108A至1108D、1208A至1208C和1308A至1308L的一些属性概括在下表中。
更具体地，参照下表，行号1至39列出了关于相应图2A至图2D、图6、图7A至图7D、图8A至图8D、图9A至图9D、图10A至图10C、图11A至图11D、图12A至图12C和图13A至图13L(上面讨论的)所示的单元的信息。对于给定的单元(如表中相应的行指示)，表的列3、4和5指示相应位于第二有源区域x50y(2)、第一有源区域x50y(1)和第三有源区域x50y(3)中的有源鳍的数量。例如，表的行7指的是图7的单元708B，从而使得，在列3中，关于“x50y(2)”，x＝7且y＝B，因此列3指的是第二有源区域750B(2)，其具有1个有源鳍；在列4中，关于“x50y(1)”，x＝7并且y＝B，因此列4指的是第一有源区域750B(1)，其具有3个有源鳍；在列5中，关于“x50y(3)”，x＝7并且y＝B，因此列5指的是第三有源区域750B(3)，其具有1个有源鳍；列6指示第二有源区域750A(2)和第三有源区域750A(3)是对称的；列7指示单元708B中的有源和伪鳍的总数量(Σ)为10；列8指示与单元708B的中线(相对于垂直方向)基本共线的额外鳍；列9指示单元708B包括1个有效有源鳍；并且列10指示第一和第二伪鳍与单元708B的第一(顶部)和第三(底部)边缘基本共线，使得第一伪单元的1/2和第二伪鳍的1/2包括在单元708B内。
Figure BDA0002109955490000351
Figure BDA0002109955490000361
图14A是根据一些实施例的生成标准单元的布局图的方法1400的流程图。
根据一些实施例，方法1400是可实现的，例如，使用EDA***1500(图15，下面讨论的)。
在图14A中，方法1400包括块1422至1432。在块1422处，生成标准单元。这种标准单元的实例包括上面出现的表中体积的标准单元。
从图14A的块1422，流程进入块1424。在块1424处，将标准单元包括在库中。该库的实例是下面讨论的图15的库1507。从块1424，流程进入块1426。在块1426处，从库中选择标准单元。从块1426，流程进入块1428。在块1428处，将标准单元包括在布局图中。
从图14A的块1428，流程进入块1430和/或块1432。在块1430处，基于布局，实施一个或多个光刻曝光。见下面图16的讨论。在块1432处，基于布局，制造(A)一个或多个半导体掩模和(B)半导体集成电路的层中的至少一个组件中的至少一个。见下面图16的讨论。
图14B是根据一些实施例的示出图14A的块1422的更详细的流程图。
在图14B中，块1422包括块1442至1454。在块1442处，生成鳍图案。鳍图案的实例包括图2A中的鳍图案212(D)、212(N)和212(P)。从块1442，流程进入块1444。在块1444处，鳍图案基本平行于第一方向。在图2A的实例中，鳍图案212(D)、212(N)和212(P)平行于水平方向。从块1444，流程进入块1446。在块1446处，图案指定为包括伪鳍图案、第一有源鳍图案和第二有源鳍图案。在图2A的实例中，存在伪鳍图案212(D)、第一有源鳍图案212(N)和第二有源鳍图案212(P)。从块1446，流程进入块1448。
在块1448处，布置鳍图案以使其包括在第一、第二和第三有源区域中。在图2A的实例中，存在第一有源区域250A(N)、第二有源区域250A(P)(1)和第三有源区域250A(P)(2)。从块1448，流程进入块1450。在块1450，生成一个或多个栅极图案。在图2A的实例中，存在栅极图案216(A)。从块1450，流程进入块1452。在块1452处，将一个或多个栅极图案布置为基本平行于第二方向。在图2A的实例中，第二方向是垂直的。从块1452，流程进入块1454。在块1454，一个或多个栅极图案位于相应的鳍图案上方。
图15是根据一些实施例的电子设计自动化(EDA)***1500的框图。
在一些实施例中，EDA***900包括APR***。根据一些实施例，根据一个或多个实施例，本文描述的生成布局图的方法是可实现的，例如，使用EDA***1500。
在一些实施例中，EDA***1500是通用计算器件，其包括硬件处理器1502和非暂时性计算机可读存储介质1504。存储介质1504等编码有(即，存储)计算机程序代码1506，即，一组可执行指令。由硬件处理器1502执行指令1506(至少部分地)表示EDA工具，该EDA工具根据一个或多个(下文提到的工艺和/或方法)实现例如本文描述的方法的部分或全部。
处理器1502经由总线1508电连接至计算机可读存储介质1504。处理器1502也通过总线1508电连接至I/O接口1510。网络接口1512也经由总线1508电连接至处理器1502。网络接口1512连接至网络1514，使得处理器1502和计算机可读存储介质1504能够经由网络1514连接至外部元件。处理器1502被配置为执行编码在计算机可读存储介质1504中的计算机程序代码1506，以使***1500可用于实施提到的工艺和/或方法的部分或全部。在一个或多个实施例中，处理器1502是中央处理单元(CPU)、多处理器、分布式处理***、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质1504是电、磁、光、电磁、红外和/或半导体***(或装置或器件)。例如，计算机可读存储介质1504包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质1504包括压缩盘-只读存储器(CD-ROM)、读/写压缩盘(CD-R/W)和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储介质1504存储计算机程序代码1506，代码1506被配置为使***1500(其中这种执行(至少部分地)表示EDA工具)可用于实施提到的工艺和/或方法的部分或全部。在一个或多个实施例中，存储介质1504也存储有助于实施提到的工艺和/或方法的部分或全部的信息。在一个或多个实施例中，存储介质1504存储标准单元(包括如本文公开的这种标准单元)的库1507。
EDA***1500包括I/O接口1510。I/O接口1510连接至外部电路。在一个或多个实施例中，I/O接口1510包括键盘、小键盘、鼠标、轨迹球、触控板、触摸屏和/或光标方向键，以用于将信息和命令传送到处理器1502。
EDA***1500也包括连接至处理器1502的网络接口1512。网络接口1512允许***1500与网络1514通信，一个或多个其它计算机***连接至网络1514。网络接口1512包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，提到的工艺和/或方法的部分或全部在两个或多个***1500中实现。
***1500被配置为通过I/O接口1510接收信息。通过I/O接口1510接收的信息包括指令、数据、设计规则、标准单元库和/或由处理器1502处理的其它参数中的一个或多个。经由总线1508将信息传送至处理器1502。EDA***1500被配置为通过I/O接口1510接收与UI相关的信息。该信息在计算机可读介质1504中存储为用户界面(UI)1542。
在一些实施例中，提到的工艺和/或方法的部分或全部实现为由处理器执行的独立软件应用程序。在一些实施例中，提到的工艺和/或方法的部分或全部实现为作为附加软件应用程序的一部分的软件应用程序。在一些实施例中，提到的工艺和/或方法的部分或全部实现为软件应用程序的插件。在一些实施例中，提到的工艺和/或方法的部分或全部实现为作为EDA工具的部分的软件应用程序。在一些实施例中，提到的工艺和/或方法的部分或全部实现为由EDA***1500使用的软件应用程序。在一些实施例中，使用诸如可从CADENCEDESIGN SYSTEMS公司获得的
Figure BDA0002109955490000391
的工具或其它合适的布局生成工具生成包括标准单元的布局图。
在一些实施例中，根据存储在非暂时性计算机可读记录介质中的程序来实现该工艺。非暂时性计算机可读记录介质的实例包括但不限于外部/可移动和/或内部/内置存储器或存储单元，例如，诸如DVD的光盘、诸如硬盘的磁盘、诸如ROM、RAM、存储卡等的半导体存储器中的一个或多个。
图16是根据一些实施例的集成电路(IC)制造***1600及其相关的IC制造流程的框图。在一些实施例中，基于布局图，使用制造***1600制造(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个组件中的至少一个。
在图16中，IC制造***1600包括在设计、开发和制造周期中彼此交互的实体，诸如设计室1620、掩模室1630和IC制造商/制造厂(“fab”)1650和/或与制造IC器件1660相关的服务。***1600中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体均与一个或多个其它实体交互，并且向一个或多个其它实体提供服务和/或从一个或多个其它实体接收服务。在一些实施例中，设计室1620、掩模室1630和IC制造厂1650中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室1620、掩模室1630和IC制造厂1650中的两个或多个共存于共同设施中并且使用共同资源。
设计室(或设计团队)1620生成IC设计布局图1622。IC设计布局图1622包括为IC器件1660设计的各种几何图案。几何图案对应于构成要制造的IC器件1660的各种组件的金属、氧化物或半导体层的图案。各个层组合形成各种IC部件。例如，IC设计布局图1622的部分包括将形成在半导体衬底(诸如硅晶圆)中的各个IC部件(诸如有源区域、栅电极、源极和漏极、层间互连的金属线或通孔以及用于接合焊盘的开口)以及设置在半导体衬底上的各个材料层。设计室1620实现适当的设计过程以形成IC设计布局图1622。设计过程包括逻辑设计、物理设计或布局布线中的一个或多个。IC设计布局图1622呈现在具有几何图案的信息的一个或多个数据文件中。例如，IC设计布局图1622可以以GDSII文件格式或DFII文件格式表示。
掩模室1630包括数据准备1632和掩模制造1644。掩模室1630使用IC设计布局图1622来制造一个或多个掩模1645，以用于根据IC器件布局图1622制造IC器件1660的各个层。掩模室1630实施掩模数据准备1632，其中，IC设计布局图1622被转换为代表性数据文件(“RDF”)。掩模数据准备1632将RDF提供给掩模制造1644。掩模制造1644包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(中间掩模)1645或半导体晶圆1653。设计布局图1622由掩模数据准备1632操纵，以符合掩模写入器的特定特性和/或IC制造厂1650的要求。在图16中，掩模数据准备1632和掩模制造1644示出为单独的元件。在一些实施例中，掩模数据准备1632和掩模制造1644可以统称为掩模数据准备。
在一些实施例中，掩模数据准备1632包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差，图像误差诸如可能由衍射、干涉、其它工艺效应等引起的那些。OPC调整IC设计布局图1622。在一些实施例中，掩模数据准备1632包括其它分辨率增强技术(RET)，诸如轴外照射、子分辨率辅助功能、相移掩模、其它合适的技术等或它们的组合。在一些实施例中，也使用逆光刻技术(ILT)，其将OPC视为逆成像问题。
在一些实施例中，掩模数据准备1632包括掩模规则检查器(MRC)，其检查已经在OPC中的处理的IC设计布局图1622，OPC具有一组掩模创建规则，该规则包含对某些几何和/或连接性限制以确保足够的裕度，以解决半导体制造工艺的可变性等。在一些实施例中，MRC修改IC设计布局图1622以补偿掩模制造1644期间的限制，其可以撤消由OPC实施的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据准备1632包括光刻工艺检查(LPC)，其模拟将由IC制造厂1650实施以制造IC器件1660的工艺。LPC基于IC设计布局图1622模拟该工艺以创建诸如IC器件1660的模拟制造器件。LPC模拟中的工艺参数可以包括与IC制造周期的各种工艺相关的参数、与用于制造IC的工具相关的参数和/或制造工艺的其它方面。LPC考虑各种因素，诸如空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其它合适的因子等或它们的组合。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟的器件在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局图1622。
应当理解，为了清楚起见，已经简化了掩模数据准备1632的上述描述。在一些实施例中，数据准备1632包括诸如逻辑操作(LOP)的附加功能，以根据制造规则修改IC设计布局图1622。此外，在数据准备1632期间应用于IC设计布局图1622的工艺可以以各种不同的顺序执行。
在掩模数据准备1632之后并且在掩模制造1644期间，基于修改的IC设计布局图1622制造掩模1645或一组掩模1645。在一些实施例中，掩模制造1644包括基于IC设计布局图1622实施一个或多个光刻曝光。在一些实施例中，基于修改的IC设计布局图1622，使用电子束(e束)或多个电子束的机制在掩模(光掩模或中间掩模)1645上形成图案。掩模1645可以用各种技术形成。在一些实施例中，使用二元技术形成掩模1645。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束(诸如，紫外(UV)光束)由不透明区域阻挡并且透过透明区域。在一个实例中，掩模1645的二元掩码版包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一实例中，使用相移技术形成掩模1645。在掩模1645的相移掩模(PSM)板中，在相移掩模上形成的图案中的各个部件被配置为具有适当的相位差以增强分辨率和成像质量。在各个实例中，相移掩模可以是衰减PSM或交替PSM。由掩模制造1644生成的掩模用于各种工艺中。例如，这种掩模用于离子注入工艺中以在半导体晶圆1653中形成各种掺杂区域，用于蚀刻工艺中以在半导体晶圆1653中形成各种蚀刻区域和/或用于其它合适的工艺中。
IC制造厂1650包括晶圆制造1652。IC制造厂1650是IC制造业务，其包括用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，IC制造厂1650是半导体铸造厂。例如，可能存在用于多个IC产品的前段制造(前段制程(FEOL)制造)的制造设施，而第二制造设施可以提供用于IC产品的互连和封装的后段制造(后段制程(BEOL)制造)，并且第三制造设施可以为代工业务提供其它服务。
IC制造厂1650使用由掩模室1630制造的掩模1645来制造IC器件1660。因此，IC制造厂1650至少间接地使用IC设计布局图1622来制造IC器件1660。在一些实施例中，半导体晶圆1653由IC制造1650使用掩模1645制造以形成IC器件1660。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1622实施一个或多个光刻曝光。半导体晶圆1653包括其上形成有材料层的硅衬底或其它适当的衬底。半导体晶圆1653还包括各种掺杂区域、介电部件、多级互连等(在随后的制造步骤中形成)中的一种或多种。
关于集成电路(IC)制造***(例如，图16的***1600)及其相关的IC制造流程的细节可以例如在2016年2月9日授权的美国专利第9,256,709号，2015年10月1日公开的美国授权前公开第20150278429号，2014年2月6日公开的美国授权前公开第20140040838号和2007年8月21日授权的美国专利第7,260,442号中找到，其全部内容结合于此作为参考。
在实施例中，半导体器件包括：鳍，基本平行于第一方向延伸，被配置为包括伪鳍、具有第一导电类型的第一有源鳍和具有第二导电类型的第二有源鳍；以及至少一个栅极结构，形成在相应的鳍上方并且基本平行于第二方向延伸，该第二方向基本垂直于第一方向。鳍和至少一个栅极结构位于至少一个单元区域中。相对于第二方向，每个单元区域均包括：第一有源区域，包括位于单元区域的中心部分中的三个或多个连续的第一有源鳍的序列；第二有源区域，包括位于第一有源区域和单元区域第一边缘之间的一个或多个第二有源鳍；以及第三有源区域，包括位于第一有源区域和单元区域的第二边缘之间的一个或多个第二有源鳍。
在一些实施例中，相对于所述第二方向，所述伪鳍的第一伪鳍位于所述第二有源区域和所述单元区域的第一边缘之间；以及相对于所述第二方向，所述伪鳍的第二伪鳍位于所述第三有源区域和所述单元区域的第二边缘之间。
在一些实施例中，相对于所述第一方向，所述单元区域的第一边缘与所述第一伪鳍的长轴基本共线；以及相对于所述第一方向，所述单元区域的第二边缘与所述第二伪鳍的长轴基本共线。
在一些实施例中，所述单元区域是双高度单元区域。
在一些实施例中，所述第二有源区域中的所述第二有源鳍的总和等于所述第三有源区域中的所述第二有源鳍的总和。
在一些实施例中，所述第二有源区域中的所述第二有源鳍的总和小于所述第三有源区域中的所述第二有源鳍的总和。
在一些实施例中，所述鳍和所述至少一个栅极结构位于至少两个单元区域中；以及所述至少两个单元区域的每个均包括：至少三个栅极结构，所述至少三个栅极结构中的至少一个是伪栅极结构，并且所述至少三个栅极结构中的至少另一个是有源栅极结构；以及相对于所述第一方向，所述至少两个单元区域中的第一单元区域和第二单元区域之间的边界由第一有源栅极结构、第一伪栅极结构、第二伪栅极结构和第二有源栅极结构的连续序列限定。
在一些实施例中，所述鳍和所述至少一个栅极结构位于至少两个单元区域中；以及所述至少两个单元区域的每个均包括：至少三个栅极结构，所述至少三个栅极结构中的至少一个是伪栅极结构，并且所述至少三个栅极结构中的至少另一个是有源栅极结构；以及相对于所述第一方向，所述至少两个单元区域中的第一单元区域和第二单元区域之间的边界由第一有源栅极结构、第一伪栅极结构和第二有源栅极结构的连续序列限定。
在一些实施例中，紧邻的鳍对之间的距离是鳍节距，所述鳍节距基本均匀；在所述第二方向上，所述第一有源区域、所述第二有源区域和所述第三有源区域的尺寸相应地基于所述鳍节距；以及在所述第二方向上，所述第一有源区域和所述第二有源区域之间的第一间隙以及所述第一有源区域和所述第三有源区域之间的第二间隙的尺寸相应地基于所述鳍节距。
在一些实施例中，紧邻的鳍对之间的距离是鳍节距，所述鳍节距基本均匀；在所述第二方向上，所述第一有源区域、所述第二有源区域和所述第三有源区域的尺寸相应地基于所述鳍节距；以及在所述第二方向上，所述第一有源区域和所述第二有源区域之间的第一间隙以及所述第一有源区域和所述第三有源区域之间的第二间隙的尺寸没有相应地基于所述鳍节距。
在实施例中，半导体器件包括：鳍，基本平行于第一方向延伸；以及栅极结构，形成在相应的鳍上方并且基本平行于第二方向延伸，该第二方向基本垂直于第一方向。栅极结构被配置为包括：伪栅极结构；以及有源栅极结构。鳍和至少一个栅极结构组成单元区域。相对于第一方向，第一和第二单元区域之间的边界由第一有源栅极结构、第一伪栅极结构和第二有源栅极结构的连续序列限定。
在一些实施例中，所述鳍被配置为包括：伪鳍；第一有源鳍，具有第一导电类型；以及第二有源鳍，具有第二导电类型；以及其中：所述鳍和所述至少一个栅极结构位于相应的所述单元区域中；以及相对于所述第二方向，每个所述单元区域均包括：第一有源区域，包括位于所述单元区域的中心部分中的三个或更多连续的所述第一有源鳍的序列；第二有源区域，包括位于所述第一有源区域和所述单元区域的第一边缘之间的一个或多个第二有源鳍；和第三有源区域，包括位于所述第一有源区域和所述单元区域的第二边缘之间的一个或多个第二有源鳍。
在一些实施例中，相对于所述第二方向，所述伪鳍的第一伪鳍位于所述第二有源区域和所述单元区域的第一边缘之间；以及相对于所述第二方向，所述伪鳍的第二伪鳍位于所述第三有源区域和所述单元区域的第二边缘之间。
在一些实施例中，紧邻的鳍对之间的距离是鳍节距，所述鳍节距基本均匀；在所述第二方向上，所述第一有源区域、所述第二有源区域和所述第三有源区域的尺寸相应地基于所述鳍节距；以及在所述第二方向上，所述第一有源区域和所述第二有源区域之间的第一间隙以及所述第一有源区域和所述第三有源区域之间的第二间隙的尺寸相应地基于所述鳍节距。
在一些实施例中，紧邻的鳍对之间的距离是鳍节距，所述鳍节距基本均匀；在所述第二方向上，所述第一有源区域、所述第二有源区域和所述第三有源区域的尺寸相应地基于所述鳍节距；以及在所述第二方向上，所述第一有源区域和所述第二有源区域之间的第一间隙以及所述第一有源区域和所述第三有源区域之间的第二间隙的尺寸不相应地基于所述鳍节距。
在实施例中，生成布局图的方法(布局图存储在非暂时性计算机可读介质上)包括：从库中选择标准单元；以及将标准单元包括在布局图中。标准单元包括：鳍图案，基本平行于第一方向布置，鳍图案包括伪鳍图案、第一导电类型的第一有源鳍图案和第二导电类型的第二有源鳍图案；以及至少一个栅极图案，基本平行于第二方向布置，该第二方向基本垂直于第一方向。至少一个栅极图案进一步布置在相应的鳍图案上方。标准单元布置为包括第一、第二和第三有源区域，从而使得：包括三个或多个连续的第一有源鳍图案的序列的第一有源区域位于标准单元的中心部分中；包括一个或多个第二有源鳍图案的第二有源区域位于第一有源区域和标准单元的第一边缘之间；以及包括一个或多个第二有源鳍图案的第三有源区域位于第一有源区域和标准单元的第二边缘之间。该方法的至少一个方面由计算机的处理器执行。
在一些实施例中，该方法还包括：生成所述标准单元；以及将所述标准单元包括在库中；以及其中，生成所述标准单元包括：生成所述鳍图案；将所述鳍图案基本平行于所述第一方向布置；指定所述鳍图案包括：所述伪鳍图案；所述第一有源鳍图案；和所述第二有源鳍图案；将所述鳍图案布置为包括在所述第一有源区域、所述第二有源区域和所述第三有源区域中；生成所述至少一个栅极图案；将所述至少一个栅极图案布置为基本平行于所述第二方向；以及将所述至少一个栅极图案定位在相应的所述鳍图案上方。
在一些实施例中，相对于所述第二方向，所述伪鳍的第一伪鳍位于所述第二有源区域和所述单元区域的第一边缘之间；以及相对于所述第二方向，所述伪鳍的第二伪鳍位于所述第三有源区域和所述单元区域的第二边缘之间。
在一些实施例中，该方法还包括：基于所述布局图，制造以下中的至少一个：(A)一个或多个半导体掩模和(B)半导体集成电路的层中的至少一个组件。
在一些实施例中，该方法还包括：基于所述布局图实施一次或多次光刻曝光。
本领域普通技术人员将容易看出，公开的一个或多个实施例实现了上述一个或多个优势。在阅读了前述说明书之后，普通技术人员将能够对本文广泛公开的进行各种变化、等同物的替换和各种其它实施方式。因此，本文所授予的保护仅受所附权利要求及其等同物中包含的定义限制。

Claims (10)

1.一种半导体器件，包括：
鳍，基本平行于第一方向延伸，所述鳍被配置为包括；
伪鳍；
第一有源鳍，具有第一导电类型；和
第二有源鳍，具有第二导电类型；以及
至少一个栅极结构，形成在相应的鳍上方并且基本平行于第二方向延伸，所述第二方向基本垂直于所述第一方向；以及
其中；
所述鳍和所述至少一个栅极结构位于至少一个单元区域中；以及
相对于所述第二方向，每个单元区域均包括：
第一有源区域，包括位于所述单元区域的中心部分中的三个或更多连续的第一有源鳍的序列；
第二有源区域，包括位于所述第一有源区域和所述单元区域第一边缘之间的一个或多个第二有源鳍；和
第三有源区域，包括位于所述第一有源区域和所述单元区域的第二边缘之间的一个或多个第二有源鳍。
2.根据权利要求1所述的半导体器件，其中：
相对于所述第二方向，所述伪鳍的第一伪鳍位于所述第二有源区域和所述单元区域的第一边缘之间；以及
相对于所述第二方向，所述伪鳍的第二伪鳍位于所述第三有源区域和所述单元区域的第二边缘之间。
3.根据权利要求2所述的半导体器件，其中：
相对于所述第一方向，所述单元区域的第一边缘与所述第一伪鳍的长轴基本共线；以及
相对于所述第一方向，所述单元区域的第二边缘与所述第二伪鳍的长轴基本共线。
4.根据权利要求1所述的半导体器件，其中：
所述单元区域是双高度单元区域。
5.根据权利要求1所述的半导体器件，其中：
所述第二有源区域中的所述第二有源鳍的总和等于所述第三有源区域中的所述第二有源鳍的总和。
6.根据权利要求1所述的半导体器件，其中：
所述第二有源区域中的所述第二有源鳍的总和小于所述第三有源区域中的所述第二有源鳍的总和。
7.一种半导体器件，包括：
鳍，基本平行于第一方向延伸；以及
栅极结构，形成在相应的所述鳍上方并且基本平行于第二方向延伸，所述第二方向基本垂直于所述第一方向，所述栅极结构被配置为包括：
伪栅极结构；和
有源栅极结构；以及
其中：
所述鳍和至少一个栅极结构组成单元区域；以及
相对于所述第一方向，所述单元区域的第一单元区域和第二单元区域之间的边界由第一有源栅极结构、第一伪栅极结构和第二有源栅极结构的连续序列限定。
8.根据权利要求7所述的半导体器件，其中，所述鳍被配置为包括：
伪鳍；
第一有源鳍，具有第一导电类型；以及
第二有源鳍，具有第二导电类型；以及
其中：
所述鳍和所述至少一个栅极结构位于相应的所述单元区域中；以及
相对于所述第二方向，每个所述单元区域均包括：
第一有源区域，包括位于所述单元区域的中心部分中的三个或更多连续的所述第一有源鳍的序列；
第二有源区域，包括位于所述第一有源区域和所述单元区域的第一边缘之间的一个或多个第二有源鳍；和
第三有源区域，包括位于所述第一有源区域和所述单元区域的第二边缘之间的一个或多个第二有源鳍。
9.一种生成布局图的方法，所述布局图存储在非暂时性计算机可读介质上，所述方法包括：
从库中选择标准单元；以及
将所述标准单元包括在布局图中；以及
其中：
所述标准单元包括：
鳍图案，基本平行于第一方向布置，所述鳍图案包括：
伪鳍图案；
具有第一导电类型的第一有源鳍图案；和
具有第二导电类型的第二有源鳍图案；以及
至少一个栅极图案，基本平行于第二方向布置，所述第二方向基本垂直于所述第一方向，所述至少一个栅极图案还布置在相应的所述鳍图案上方；
所述标准单元布置为包括第一有源区域、第二有源区域和第三有源区域，从而使得：
包括三个或更多连续的第一有源鳍图案的序列的所述第一有源区域位于所述标准单元的中心部分中；
包括一个或多个第二有源鳍图案的所述第二有源区域位于所述第一有源区域和所述标准单元的第一边缘之间；和
包括一个或多个第二有源鳍图案的所述第三有源区域位于所述第一有源区域和所述标准单元的第二边缘之间；以及
所述方法的至少一个方面由计算机的处理器执行。
10.根据权利要求9所述的方法，还包括：
生成所述标准单元；以及
将所述标准单元包括在库中；以及
其中，生成所述标准单元包括：
生成所述鳍图案；
将所述鳍图案基本平行于所述第一方向布置；
指定所述鳍图案包括：
所述伪鳍图案；
所述第一有源鳍图案；和
所述第二有源鳍图案；
将所述鳍图案布置为包括在所述第一有源区域、所述第二有源区域和所述第三有源区域中；
生成所述至少一个栅极图案；
将所述至少一个栅极图案布置为基本平行于所述第二方向；以及
将所述至少一个栅极图案定位在相应的所述鳍图案上方。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113158609A (zh) * 2020-04-30 2021-07-23 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN113451306A (zh) * 2020-06-12 2021-09-28 台湾积体电路制造股份有限公司 集成电路结构及其形成方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10971586B2 (en) * 2018-06-28 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd. Double height cell regions, semiconductor device having the same, and method of generating a layout diagram corresponding to the same
US10878158B2 (en) * 2018-07-16 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including cell region having more similar cell densities in different height rows, and method and system for generating layout diagram of same
KR102495912B1 (ko) * 2018-08-10 2023-02-03 삼성전자 주식회사 표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법
US10769342B2 (en) * 2018-10-31 2020-09-08 Taiwan Semiconductor Manufacturing Company Ltd. Pin access hybrid cell height design
US11094695B2 (en) * 2019-05-17 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device and method of forming the same
DE102020116347A1 (de) * 2020-02-19 2021-08-19 Taiwan Semiconductor Manufacturing Co., Ltd. Optimierung des transistor-gate-profils
US11557590B2 (en) 2020-02-19 2023-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gate profile optimization
US11151297B2 (en) 2020-02-27 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple fin count layout, method, system, and device
US11651133B2 (en) * 2020-03-05 2023-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming same
DE102020125839A1 (de) 2020-03-05 2021-09-09 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierter schaltkreis und verfahren zu seiner bildung
US11328110B2 (en) * 2020-04-02 2022-05-10 International Business Machines Corporation Integrated circuit including logic circuitry
DE102021100870B4 (de) * 2020-05-12 2024-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Hybridschicht-layout, -verfahren, -system und -struktur
US11893333B2 (en) 2020-05-12 2024-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid sheet layout, method, system, and structure
KR20220022499A (ko) 2020-08-18 2022-02-28 삼성전자주식회사 반도체 장치
KR20220023897A (ko) 2020-08-21 2022-03-03 삼성전자주식회사 반도체 장치
US20220100938A1 (en) * 2020-09-29 2022-03-31 Taiwan Semiconductor Manufacturing Company Limited Flexible Cell Height Layout Architecture
US20230063479A1 (en) * 2021-08-18 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Cell regions of integrated circuits and methods of making same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140239412A1 (en) * 2013-02-27 2014-08-28 Taiwan Semiconductor Manufacturing Company, Ltd Channel Doping Extension beyond Cell Boundaries
KR20150031249A (ko) * 2012-06-13 2015-03-23 시놉시스, 인크. 완화된 게이트 피치를 갖는 ｎ 채널 및 ｐ 채널 종단 대 종단 핀펫 셀 아키텍쳐들
KR20180061058A (ko) * 2016-11-29 2018-06-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 셀 구조물들 및 이를 갖는 반도체 디바이스들

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020157063A1 (en) * 2000-12-28 2002-10-24 Besson Thierry D. Implicit mapping of technology independent network to library cells
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US20090050975A1 (en) * 2007-08-21 2009-02-26 Andres Bryant Active Silicon Interconnect in Merged Finfet Process
US8486770B1 (en) 2011-12-30 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming CMOS FinFET device
KR101904417B1 (ko) 2012-03-30 2018-10-08 삼성전자주식회사 반도체 집적 회로 및 그 설계 방법
US9041115B2 (en) 2012-05-03 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for FinFETs
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US9576978B2 (en) * 2012-10-09 2017-02-21 Samsung Electronics Co., Ltd. Cells including at least one fin field effect transistor and semiconductor integrated circuits including the same
US8779528B2 (en) 2012-11-30 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell comprising FinFETs
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
US9431383B2 (en) * 2014-07-22 2016-08-30 Samsung Electronics Co., Ltd. Integrated circuit, semiconductor device based on integrated circuit, and standard cell library
KR102358571B1 (ko) * 2015-07-29 2022-02-07 삼성전자주식회사 집적 회로 및 표준 셀 라이브러리
KR102413610B1 (ko) * 2016-03-02 2022-06-24 삼성전자주식회사 레이아웃 디자인 시스템, 이를 이용한 반도체 장치 및 그 제조 방법
US10074657B2 (en) 2016-04-28 2018-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing fins and semiconductor device which includes fins
US10032759B2 (en) * 2016-11-28 2018-07-24 Taiwan Semiconductor Manufacturing Company Limited High-density semiconductor device
US10515967B2 (en) * 2017-11-30 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabrication thereof
US10276554B1 (en) * 2018-06-14 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated standard cell structure
US10971586B2 (en) * 2018-06-28 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd. Double height cell regions, semiconductor device having the same, and method of generating a layout diagram corresponding to the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150031249A (ko) * 2012-06-13 2015-03-23 시놉시스, 인크. 완화된 게이트 피치를 갖는 ｎ 채널 및 ｐ 채널 종단 대 종단 핀펫 셀 아키텍쳐들
US20140239412A1 (en) * 2013-02-27 2014-08-28 Taiwan Semiconductor Manufacturing Company, Ltd Channel Doping Extension beyond Cell Boundaries
KR20180061058A (ko) * 2016-11-29 2018-06-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 셀 구조물들 및 이를 갖는 반도체 디바이스들

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113158609A (zh) * 2020-04-30 2021-07-23 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN113158609B (zh) * 2020-04-30 2024-05-28 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN113451306A (zh) * 2020-06-12 2021-09-28 台湾积体电路制造股份有限公司 集成电路结构及其形成方法

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