CN110707209B - 一种三维堆叠相变存储器及其制备方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 66
- 230000008859 change Effects 0.000 title claims abstract description 47
- 238000002360 preparation method Methods 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 239000012782 phase change material Substances 0.000 claims abstract description 33
- 239000007772 electrode material Substances 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 18
- 238000000151 deposition Methods 0.000 claims abstract description 15
- 239000000463 material Substances 0.000 claims description 21
- 238000004519 manufacturing process Methods 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims description 11
- 230000000694 effects Effects 0.000 claims description 11
- 230000006870 function Effects 0.000 claims description 9
- 239000011148 porous material Substances 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- 229910052737 gold Inorganic materials 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 claims description 4
- 150000001875 compounds Chemical class 0.000 claims description 4
- 229910000618 GeSbTe Inorganic materials 0.000 claims description 3
- 229910005900 GeTe Inorganic materials 0.000 claims description 3
- -1 InSe Inorganic materials 0.000 claims description 3
- 229910052742 iron Inorganic materials 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 229910017255 AsSe Inorganic materials 0.000 claims description 2
- 229910017259 AsTe Inorganic materials 0.000 claims description 2
- 229910016317 BiTe Inorganic materials 0.000 claims description 2
- 229910005866 GeSe Inorganic materials 0.000 claims description 2
- 229910018321 SbTe Inorganic materials 0.000 claims description 2
- 229910005642 SnTe Inorganic materials 0.000 claims description 2
- 229910052785 arsenic Inorganic materials 0.000 claims description 2
- 229910052796 boron Inorganic materials 0.000 claims description 2
- 229910052799 carbon Inorganic materials 0.000 claims description 2
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims description 2
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- 229910052760 oxygen Inorganic materials 0.000 claims description 2
- 229910052717 sulfur Inorganic materials 0.000 claims description 2
- 229910000763 AgInSbTe Inorganic materials 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 30
- 238000004377 microelectronic Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 107
- 238000001259 photo etching Methods 0.000 description 12
- 238000003860 storage Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000009286 beneficial effect Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 229910052681 coesite Inorganic materials 0.000 description 4
- 229910052906 cristobalite Inorganic materials 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 229910052682 stishovite Inorganic materials 0.000 description 4
- 229910052905 tridymite Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 239000002346 layers by function Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005485 electric heating Methods 0.000 description 2
- 238000005566 electron beam evaporation Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
- H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8825—Selenides, e.g. GeSe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
- H10N70/023—Formation of switching materials, e.g. deposition of layers by chemical vapor deposition, e.g. MOCVD, ALD
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
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Abstract
本发明属于微电子器件及存储器技术领域，公开了一种三维堆叠相变存储器及其制备方法，其中制备方法具体是：先在衬底上制备水平电极层与绝缘层交叉堆叠设置的多层结构，然后刻蚀形成沟槽以及分立的三维条状电极，接着在沟槽内填充绝缘介质，接着再在三维条状电极与绝缘介质的交界区域形成小孔，依次在小孔壁上沉积相变材料、再在小孔内填充电极材料制备垂直电极，即可得到多层堆叠的三维堆叠相变存储器。本发明通过对制备方法的整体流程工艺进行改进，相应能够实现利用垂直电极结构建立三维相变存储阵列，与现有技术相比能够有效解决现有的三维堆叠相变存储器件在工艺制备中存在的多层堆叠步骤复杂、工艺实现难度大以及单元尺寸微缩等的问题。
Description
技术领域
本发明属于微电子器件及存储器技术领域，更具体地，涉及一种三维堆叠相变存储器及其制备方法。
背景技术
数据总量的不断增长使得计算机对于内存的读写速度、总容量、工作能耗和稳定性都提出更高的要求。现有的DRAM尺寸已达到制造水平的工艺极限，在尺寸减小的过程中各种微观效应的影响会变得越来越明显，因此传统的DRAM技术在很多方面都面临着困境。为了扩展计算机内存，一种新型存储器——非易失存储器为之提供了新的途径。闪寸存储器作为如今市场上主流的非易失存储器，在突然断电情况下也不会丢失其中存储的数据。然而，闪寸的缺点也很明显，包括读写速度缓慢，重复擦写次数较少，制造成本高，此外，受CMOS工艺器物理极限的限制，器件尺寸缩小后，栅极氧化层过薄会产生隧穿漏电流。因为非易失存储器表现出来的优势以及现有Flash Memory表现出来的不足，业界内正致力于研发一种同时具有DRAM和闪存存储器优点的新一代非易失存储器NVM。一些新型的非易失存储器在最近几年逐渐发展，最受关注的下一代非易失存储器NVM技术主要包括：相变存储器PCRAM、磁性随机存储器MRAM、铁电随机存储器FeRAM、阻变随机存储器RRAM等。尤其是相变存储器，作为最重要的新一代存储器技术之一，其产品容量、存储密度、工艺尺寸、稳定性、读写性能、擦写寿命、器件功耗等多个方面展示出了巨大的优势。除了非破坏性读取、寿命、非挥发性、擦写速度之外，PCRAM还有多值存储、与现有工艺兼容、可以随着工艺技术的发展而等比例缩小等竞争优势。
虽然相变存储器和阻变存储器一样利用材料的高低阻态差异来实现数据的存储，但与阻变存储器不同的是，相变存储器利用的是相变材料在晶态(低阻态)和非晶态(高阻态)的阻态差异，而阻变存储器多是依靠导电丝的形成和断裂产生的阻态差异，同时在操作方法上，相变存储器利用操作正向脉冲的幅值和脉宽来进行SET(低而长的脉冲)和RESET(高而短的脉冲)操作，而阻变存储器利用脉冲的正负来进行SET和RESET操作，因此相变存储器与阻变存储器有着本质上的差别，在器件结构的设计上也因此存在不同的标准，对相变存储器而言，为了抑制漏电流的影响，一般需要搭配额外的选通管器件。
作为最可能发展成为未来主流存储器之一的新型存储器，相变存储器为了适应大数据时代对高容量存储的需求，逐渐向三维发展，形成多层堆叠的三维相变存储器。但是PCRAM作为一种新的技术不可避免的存在着许多亟待解决的问题。
不像闪存和阻变存储器，经过多年的研究，在三维堆叠方面工艺结构已经很完善了，目前三维堆叠的相变存储器都是基于水平电极交叉点阵列结构进行简单的垂直向上堆叠，虽然结构简单，但随着堆叠层数的增加，工艺步骤繁琐，工艺成本由于光刻步骤的线性增加而急剧上升，且表面不平坦现象加剧，带来了可靠性问题；另外，存储单元的特征尺寸大小受限于先进的光刻工艺，单元大小受限的同时，将单元尺寸做小非常困难。综合来说，不利于进一步的多层堆叠与高密度集成，在垂直结构中，相变单元与选通管的串联是在水平方向上的，需要额外的多道工艺进行支持，同时相对于不含选通管的结构，在各项参数不变的情况下，存储密度会有一定程度减小。
发明内容
针对现有技术的以上缺陷或改进需求，本发明的目的在于提供一种三维堆叠相变存储器及其制备方法，其中通过对制备方法的整体流程工艺进行改进，相应能够实现利用垂直电极结构建立三维相变存储阵列，与现有技术相比能够有效解决现有的三维堆叠相变存储器件在工艺制备中存在的多层堆叠步骤复杂、工艺实现难度大以及单元尺寸微缩等的问题；本发明采用水平电极与垂直电极的交叉结构，能够实现垂直方向上的多层堆叠，相变单元的特征尺寸小，表面较为平坦，有利于更多层的堆叠；有利于减小单元相变的操作电流，降低功耗。简化了制备工艺，对光刻工艺的需求减少，降低了制作成本。
为实现上述目的，按照本发明的一个方面，提供了一种三维堆叠相变存储器的制备方法，其特征在于，包括以下步骤：
(S1)准备衬底，以该衬底的上表面为基面，在衬底上沉积一整层电极材料作为第一水平电极层，然后，在该第一水平电极层上制备第一绝缘层；其中，所述第一绝缘层在衬底表面所在平面上的投影位于所述第一水平电极层投影的内部，且至少在沿衬底表面所在平面内的某一直线方向上，所述第一绝缘层的投影长度要小于所述第一水平电极层的投影长度，使所述第一水平电极层能够裸露引脚、不完全被该第一绝缘层覆盖，由此形成第一水平电极层以及与该第一水平电极层配套设置的第一绝缘层；
(S2)以最上层的绝缘层为基面，重复沉积电极材料与制备绝缘层的操作，由此形成由共计i个水平电极层以及分别与每个水平电极层配套设置的、共计i个的绝缘层组成的三维堆叠结构，记该三维堆叠结构整体为多层结构；
其中，i≥2的正整数；
(S3)对所述多层结构进行刻蚀，使衬底部分暴露并产生沟槽，由此得到彼此分立、且呈条状排列的若干个三维条状电极；任意一个三维条状电极均包括i个水平电极层和i个绝缘层，相邻的两个三维条状电极之间具有沟槽；
(S4)在所述沟槽中填充绝缘介质，用于实现水平方向上的电热隔离；
(S5)以所述三维条状电极与所述绝缘介质的交界面在衬底表面所在平面上的投影线为参考，对所述三维条状电极与所述绝缘介质交界的区域进行刻蚀，刻蚀出若干个分立的小孔；任意一个小孔的底部均位于衬底的上表面以下，每个小孔在衬底表面所在平面上的投影中心点则位于所述投影线上；
(S6)在所述步骤(S5)得到的小孔的孔壁上沉积相变材料并使相变材料覆盖小孔底部，然后，在被相变材料包围的小孔区域内填充电极材料制备垂直电极，由此即可得到多层堆叠的三维堆叠相变存储器。
作为本发明的进一步优选，所述步骤(S3)中，每一条三维条状电极的宽度均保持彼此相等，每一个沟槽的宽度也保持彼此相等，且任意一个沟槽的宽度与任意一个三维条状电极的宽度两者也相等。
作为本发明的进一步优选，所述步骤(S5)中，在所述三维条状电极与所述绝缘介质的任意一个交界面上，均对应刻蚀有N个彼此均匀分布小孔；并且，对于任意两个交界面，一个交界面上的小孔位置与另一交界面上的小孔位置一一对应，同一对应位置的小孔在衬底表面所在平面上的投影中心点的连线与交界面在衬底表面所在平面上的投影线相互垂直。
作为本发明的进一步优选，记所述步骤(S3)得到的三维条状电极的总个数为M个，则小孔的总个数为2×(M-1)×N。
作为本发明的进一步优选，所述步骤(S6)中，沉积的所述相变材料具有自选通效应。
作为本发明的进一步优选，所述水平电极层所采用的电极材料与所述垂直电极所采用的电极材料均为功函数低于相变材料的低功函数导电材料；优选的，是由以下的一种或多种材料构成：Cr、Ag、Al、Ti、W、Ni、Mo、Fe这些低功函数导电材料，以及它们的氧化物、氮化物导电材料，以及N型硅。
作为本发明的进一步优选，所述步骤(S6)中，沉积的所述相变材料为GeTe、SbTe、BiTe、SnTe、AsTe、GeSe、SbSe、BiSe、SnSe、AsSe、InSe、GeSbTe和AglnSbTe中的任意一种，或者是这些化合物中的任意一种掺杂S或C或N或O或Cu或Si或As或B或Al或Au元素形成的混合物，或者是这些化合物中的任意多种形成的超晶格结构。
按照本发明的另一方面，本发明提供了利用上述三维堆叠相变存储器的制备方法制备得到的三维堆叠相变存储器。
本发明所构思的以上技术方案，与现有技术相比，所能够取得的有益效果，具体分析如下：
现有的三维相变存储器主要采用交叉水平电极结构三维堆叠方式，下电极(字线)、绝缘层、选通层、相变存储层、上电极(位线)等逐层沉积(上电极和下电极为水平方向上互相垂直的电极，选通材料和相变材料位于两电极交叉点处),再重复上述步骤实现多层堆叠，该方法可沿用原有平面相变存储器的制备方法进行三维堆叠，连续沉积选通材料与相变存储材料实现集成，这种做法每一层选通材料和相变存储材料的沉积都需要光刻作为前提，在三维堆叠的过程中，其光刻的次数与三维堆叠的层数成正比，在堆叠的层数增加时会因光刻次数的线性增加带来工艺成本的急剧增加；并且由于光刻工艺的使用，表面的不平整度也会随着层数增加而增加，为器件带来了严重的可靠性问题。
本发明中的三维堆叠相变存储器单元结构及其制备方法，采用了垂直电极结构，存储单元的特征尺寸大小由水平电极薄膜厚度和垂直电极孔径大小决定(特征尺寸代表的是相变存储单元和两端电极的接触面积中较小的那一部分，因此在垂直结构中，特征尺寸的大小是垂直电极和水平电极的接触部分，面积为水平电极厚度×接触面的弧长)，因此相较于水平结构中依赖于光刻工艺的相变区域，本发明中相变区域大小更小，操作电流小，功耗低，更利于存储单元的集成(本发明特征尺寸小即相变区域小，所需的能量也较小，对应的操作电流也较小，功耗低；另外，相变区域小更意味着能实现高密度的集成)；制备工艺上，多层堆叠带来的表面不平整问题影响小，利于往更高层堆叠(多层堆叠时，若采用现有技术中水平堆叠方式，每一层的材料都会形成高度差，导致表面不平整，经常会需要抛光来保证表面平整性；而本发明所采用的垂直堆叠方式，由于往高层去堆叠时都是沉积的薄膜，不平整问题小，且往高层堆叠更容易)，简化了制备工艺，对光刻工艺的需求减少，降低了制作成本。在存储器生产过程中，光刻工艺成本占了很大的比重，因此在工艺设计中对于光刻工艺的减少，会减小生产过程中的成本；本发明采用垂直电极结构不用每一层都需要光刻来做图案化，而是在多层结构沉积完了之后整体进行图案化进行刻蚀，可以节省很多的光刻步骤，降低生产成本。
本发明是先在衬底上制备水平电极层与绝缘层交叉堆叠的多层结构，其中每一层水平电极层与紧接其上的绝缘层相配套设置，每一层水平电极层均裸露引脚，该多层结构可包括共计i个水平电极层和共计i个的绝缘层，i≥2的正整数；以i＝2为例，在形成第二水平电极层与第二绝缘层时，是以第一绝缘层为基面，继续沉积一整层电极材料作为第二水平电极层，然后，在该第二水平电极层上制备第二绝缘层；其中，第二绝缘层在衬底表面所在平面上的投影位于第二水平电极层投影的内部，且至少在沿衬底表面所在平面内的某一直线方向上，第二绝缘层的投影长度要小于第二水平电极层的投影长度，使第二水平电极层能够裸露引脚、不完全被该第二绝缘层覆盖，由此形成第二水平电极层以及与该第二水平电极层配套设置的第二绝缘层。当i>2时，可以重复该过程。在得到目标层数后的多层结构后，再进行刻蚀，得到彼此分立、且呈条状排列的若干个三维条状电极。
制备过程中，以中间部分的三维条状电极为例(非两侧边缘的三维条状电极)，刻蚀形成的小孔应当处于水平电极和水平左右相邻两绝缘层的交界处。在每个三维条状电极与绝缘介质的交界处，可优选均匀设置N个小孔(这N个小孔在衬底表面所在平面上的投影中心点沿交界面在该平面上的投影线均匀分布)。每个小孔对应一个相变存储单元，相变存储单元处于水平电极和垂直电极侧壁交界处；当小孔总个数为2×(M-1)×N时，相变存储单元的总个数为2×(M-1)×N个，其中，M为大于等于2的正整数，N为大于等于1的正整数(考虑到最两侧的条状电极，只有一个与绝缘介质接触的界面，因此体现三维条状电极总个数的参量M，在小孔总个数计算式中具体是M-1)。
为了使得到的相变单元具有自选通效应，本发明既可以通过使沉积的相变材料具有自选通效应来实现，例如，可采用掺杂的GeTe、GeSbTe等作为相变材料；也可以利用金半接触来实现自选通效应，例如，可由选取的导电电极材料由至少一种或者多种材料构成：Cr、Ag、Al、Ti、W、Ni、Mo、Fe等低功函数导电材料及其氧化物、氮化物导电材料，N型硅或某些金属相的二维材料或其他的低功函数的导电材料(低功函数材料指其功函数较相变材料低)。现有技术中的金半接触多是相变材料和N型的多晶硅或者其他掺杂材料形成pn结，因此按照以往手段，需要再沉积一层材料以形成肖特基势垒来形成选通器件；而本发明可以通过选取功函数较小的导电材料作为导电材料(即选取费米能级高于相变材料的电极材料)，能够形成势垒，即能够在相变材料和该导电材料之间形成肖特基势垒，实现自选通效应。
另外，本发明得到的具有自选通效应的相变存储器，不论是采用具有自选通效应的相变材料，还是采用金半接触来实现自选通效应，相应得到的具有自选通效应的相变存储器，都能够减少对于选通材料的需求，在水平方向上可以减少一层材料的沉积，简化器件结构同时不影响器件性能。
与水平电极只有一侧与垂直电极形成存储单元(或者垂直电极就是在垂直电极之间穿过而交叉)不同，本发明通过在水平电极两侧都设置有垂直电极，能够提高存储密度。
同时由于相变材料的相变过程是热致的现象，选通管的设置就变得非常有必要，没有选通管的存在，极有可能会导致电流流通时会将不同单元之间的相变材料晶化而产生泄漏电流；有选通管的存在，会将电流限制在期望选通的存储单元部分，没有选通的部分将由于高阻态不通过电流，继而不受影响。而在横向上增加一个选通管是有难度的，选通管需要分布在各个水平电极上，而又不能存在于层与层之间的绝缘层上，一般来说现有技术是将水平电极暴露出来的一部分氧化再去掉氧化层形成凹槽，再将选通材料填进去，再用一些方法去除多余的部分，留下选通材料处于水平电极和垂直电极接触的部分，但如此操作工艺繁琐，且选通材料与相变材料直接接触，不好解决选通材料和相变材料之间互扩散的问题(目前与相变材料进行集成的大多同相变材料一样是硫系化合物)，而本发明采用了低功函数的电极来与相变材料接触形成肖特基势垒，作为选通器件，解决了不易在水平方向上制备选通器件的问题。
综上，本发明实现了具有垂直电极的三维堆叠相变存储器件，并简化了制备工艺。本发明采用垂直电极结构，将纵向的相变存储单元调整为横向，显著减小相变单元的特征尺寸，有利于减小相变单元的操作电流，降低了功耗；简化了制备工艺，减少光刻步骤，能够实现垂直方向上的多层堆叠的同时降低制备成本。
附图说明
图1至图6为本发明三维堆叠相变存储器实施例中三层堆叠的制备工艺流程在与水平电极方向垂直的剖面示意图；其中，
图1为在衬底上依次沉积电极和绝缘层后的示意图；
图2为在多层电极结构上刻蚀形成沟槽的示意图；
图3为在刻蚀形成沟槽中填充绝缘介质用于水平方向上电热绝缘的示意图；
图4为在电极和绝缘介质交界处刻蚀形成小孔的示意图；
图5为在小孔中沉积相变材料形成相变功能层的示意图；
图6为在小孔中填充电极材料形成垂直电极的示意图。
图7为填充垂直电极后俯视图。
图中各附图标记的含义如下：1为衬底(如表面有SiO2绝缘层的单晶硅衬底)，2为第一层电极，3为第一层绝缘层，4为第二层电极，5为第二绝缘层，6为电热绝缘层，7为相变功能层，8为垂直电极。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
如图1至图6所示，本发明提供了一种三维堆叠相变存储器的制备方法，具体包括以下步骤：
(1)在衬底上一整层电极材料作为第一水平电极；
(2)在一整层第一水平电极上制备在某一方向(如方形衬底的长度方向或宽度方向)上略小于第一水平电极的第一绝缘层；
(3)在第一绝缘层上制备相同大小的整层第二水平电极；
(4)在上述结构上，制备一层在某一方向上略小于第二电极的绝缘层，例如可制备与第一绝缘层方向相同的较小于第二水平电极的第二绝缘层；
(5)若要堆叠更多层，重复上述步骤；例如，可依次重复所述步骤(1)至所述步骤(4)若干次以形成多层水平电极。
(6)刻蚀直至衬底，例如可规则刻蚀多层电极超过衬底表面，使多层电极呈规则的条状排列，其中沟槽与条状多层电极等宽；
(7)在刻蚀产生的沟槽中填充绝缘介质，用于水平方向上的电热隔离；
(8)在多层电极和绝缘层交界处刻蚀出小孔直至衬底，例如，可以以条状的多层电极和绝缘介质的交界线上的点为中心刻蚀出规则排列的小孔，小孔底部为衬底表面以下；
(9)在孔壁上沉积相变材料直至小孔底部；
(10)在相变材料中间的小孔中填充电极材料制备垂直电极，得到多层垂直结构的相变存储器。
下面以两层堆叠存储器为例，对本发明进行详细介绍。
实施例1
该实施例包括以下步骤：
步骤一：在表面有SiO2绝缘层的单晶硅衬底1上，通过电子束蒸发工艺沉积100nmAl作为第一层电极2。
步骤二：在步骤一的基础上，采用PECVD沉积100nm SiO2作为第一绝缘层3并裸露第一层电极引脚。
步骤三：在步骤二的基础上，采用电子束蒸发沉积100nm Al作为第二层电极4，完全位于第一层绝缘层上。
步骤四：在步骤三的基础上PECVD生长100nm SiO2作为第二绝缘层5并裸露第二层电极引脚(如图1所示；图1中未示出引脚裸露，引脚裸露具体可参见图7)。
步骤五：更多层的堆叠则重复上述步骤。
步骤六：采用ICP刻蚀设备规则刻蚀多层电极结构直至衬底，形成规则排列的条状多层电极结构，如图2所示。
步骤七：在步骤六的基础上，用绝缘介质SiO2填充刻蚀形成的凹槽，并进行平坦化，作为水平方向上的电热绝缘层6。
步骤八：在条状多层电极结构与SiO2绝缘层交界处光刻并刻蚀出规则排列的小孔，小孔底部直至衬底表面(如图4所示)。
步骤九：在小孔孔壁上利用原子层沉积ALD沉积20nmGe2Sb2Te5作为相变功能层7。
步骤十：在相变材料孔的中心磁控溅射沉积TiW直至完全填充作为垂直电极8，如图所示。
上述实施例中的参数、条件设置等，可行性好，当然仅作为示例。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (4)
1.一种三维堆叠相变存储器的制备方法，其特征在于，包括以下步骤：
(S1)准备衬底，以该衬底的上表面为基面，在衬底上沉积一整层电极材料作为第一水平电极层，然后，在该第一水平电极层上制备第一绝缘层；其中，所述第一绝缘层在衬底表面所在平面上的投影位于所述第一水平电极层投影的内部，且至少在沿衬底表面所在平面内的某一直线方向上，所述第一绝缘层的投影长度要小于所述第一水平电极层的投影长度，使所述第一水平电极层能够裸露引脚、不完全被该第一绝缘层覆盖，由此形成第一水平电极层以及与该第一水平电极层配套设置的第一绝缘层；
(S2)以最上层的绝缘层为基面，重复沉积电极材料与制备绝缘层的操作，由此形成由共计i个水平电极层以及分别与每个水平电极层配套设置的、共计i个的绝缘层组成的三维堆叠结构，记该三维堆叠结构整体为多层结构；
其中，i≥2的正整数；
(S3)对所述多层结构进行刻蚀，使衬底部分暴露并产生沟槽，由此得到彼此分立、且呈条状排列的若干个三维条状电极；任意一个三维条状电极均包括i个水平电极层和i个绝缘层，相邻的两个三维条状电极之间具有沟槽；
(S4)在所述沟槽中填充绝缘介质，用于实现水平方向上的电热隔离；
(S5)以所述三维条状电极与所述绝缘介质的交界面在衬底表面所在平面上的投影线为参考，对所述三维条状电极与所述绝缘介质交界的区域进行刻蚀，刻蚀出若干个分立的小孔；任意一个小孔的底部均位于衬底的上表面以下，每个小孔在衬底表面所在平面上的投影中心点则位于所述投影线上；
(S6)在所述步骤(S5)得到的小孔的孔壁上沉积相变材料并使相变材料覆盖小孔底部，然后，在被相变材料包围的小孔区域内填充电极材料制备垂直电极，由此即可得到多层堆叠的三维堆叠相变存储器；
并且，该制备方法还满足以下要求：
所述水平电极层所采用的电极材料与所述垂直电极所采用的电极材料均为功函数低于相变材料的低功函数导电材料，通过选取功函数较小的导电材料作为导电材料，能够在相变材料和该导电材料之间形成肖特基势垒，实现自选通效应；
如此，能够避免单独沉积形成选通器件，从而减少对于选通材料的需求，在简化器件结构同时不影响器件性能；
此外，所述水平电极层所采用的电极材料与所述垂直电极所采用的电极材料是由以下的一种或多种材料构成：Cr、Ag、Al、Ti、W、Ni、Mo、Fe这些低功函数导电材料，以及它们的氧化物、氮化物导电材料，以及N型硅；
所述步骤(S6)中，沉积的所述相变材料为GeTe、SbTe、BiTe、SnTe、AsTe、GeSe、SbSe、BiSe、SnSe、AsSe、InSe、GeSbTe和AgInSbTe 中的任意一种，或者是这些化合物中的任意一种掺杂S或C或N或O或Cu或Si或As或B或Al或Au元素形成的混合物，或者是这些化合物中的任意多种形成的超晶格结构。
2.如权利要求1所述三维堆叠相变存储器的制备方法，其特征在于，所述步骤(S3)中，每一条三维条状电极的宽度均保持彼此相等，每一个沟槽的宽度也保持彼此相等，且任意一个沟槽的宽度与任意一个三维条状电极的宽度两者也相等。
3.如权利要求1所述三维堆叠相变存储器的制备方法，其特征在于，所述步骤(S5)中，在所述三维条状电极与所述绝缘介质的任意一个交界面上，均对应刻蚀有N个彼此均匀分布小孔；并且，对于任意两个交界面，一个交界面上的小孔位置与另一交界面上的小孔位置一一对应，同一对应位置的小孔在衬底表面所在平面上的投影中心点的连线与交界面在衬底表面所在平面上的投影线相互垂直。
4.如权利要求3所述三维堆叠相变存储器的制备方法，其特征在于，记所述步骤(S3)得到的三维条状电极的总个数为M个，则小孔的总个数为2×(M-1)×N。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910828704.0A CN110707209B (zh) | 2019-09-03 | 2019-09-03 | 一种三维堆叠相变存储器及其制备方法 |
| US17/043,672 US11678495B2 (en) | 2019-09-03 | 2019-09-23 | Three-dimensional stacked phase change memory and preparation method thereof |
| PCT/CN2019/107182 WO2021042422A1 (zh) | 2019-09-03 | 2019-09-23 | 一种三维堆叠相变存储器及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910828704.0A CN110707209B (zh) | 2019-09-03 | 2019-09-03 | 一种三维堆叠相变存储器及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110707209A CN110707209A (zh) | 2020-01-17 |
| CN110707209B true CN110707209B (zh) | 2022-03-18 |
Family
ID=69193507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910828704.0A Active CN110707209B (zh) | 2019-09-03 | 2019-09-03 | 一种三维堆叠相变存储器及其制备方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11678495B2 (zh) |
| CN (1) | CN110707209B (zh) |
| WO (1) | WO2021042422A1 (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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- 2019-09-23 WO PCT/CN2019/107182 patent/WO2021042422A1/zh active Application Filing
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| CN110148598A (zh) * | 2019-04-19 | 2019-08-20 | 华中科技大学 | 一种基于二维半导体材料垂直沟道的三维闪存存储器及其制备 |
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| Title |
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| Publication number | Publication date |
|---|---|
| CN110707209A (zh) | 2020-01-17 |
| WO2021042422A1 (zh) | 2021-03-11 |
| US11678495B2 (en) | 2023-06-13 |
| US20220271089A1 (en) | 2022-08-25 |
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |