CN110691021B - 分布式多芯片协议应用接口 - Google Patents

Abstract

本申请公开了一种分布式多芯片协议应用接口。提供支持跨越多芯片互连接口的宽协议接口的***和方法。宽协议接口的数据信号被分解成多个数据流。在第一电路和第二电路之间建立握手信号，而第一电路和第二电路是多芯片装置中的芯片。第一电路通过多个多芯片互连信道将多个数据流发送到第二电路。基于握手信号压缩多个数据流中的每个数据流，以提供具有降低的所需管脚数目的宽协议接口。

Description

分布式多芯片协议应用接口

本申请是2016年9月2日提交的名称为“分布式多芯片协议应用接口”的中国专利申请201610908365.3的分案申请。

技术领域

本发明涉及多芯片集成电路装置，其包括可编程逻辑器件(PLD)。特别地，本发明能够用在用于支持在这种装置上进行多功能信令的***和方法中。

背景技术

多个集成电路(IC)芯片能够用多芯片互连连接。在一些实例中，多芯片互连能够实现为信道化接口，此处多个信道用于在多个IC芯片之间中继转发数据信号。

协议应用层栈(protocol application layer stack)能够驻留在一个或更多个通过多芯片互连连接的IC芯片上。在某些模式中，两个协议应用层栈之间的通信以多芯片互连接口的方式实现。

发明内容

本发明描述了一种支持跨越信道化接口(诸如多芯片互连)的多功能数据信令的简便方法。在一些实现方式中，能够聚合多芯片互连的若干通道以支持协议应用层的宽协议总线接口。

支持跨越多个IC芯片的宽协议总线接口中的一个特别挑战是多芯片互连典型地被实现为狭窄的、独立的和异步的信道。为了发送，宽协议总线接口中的并行数据位必须跨越多芯片互连的不同信道被分解并且重新分配。另外，由于信道彼此独立地和异步地操作，用于驱动多芯片互连接口信道的异步先进先出设备(FIFO)具有引起数据流偏斜(skew)的潜在可能。

因此，根据本发明的实施例，提供一种用于支持跨越多芯片互连的宽协议接口的方法。宽协议接口的数据信号被分解成多个数据流。在驻留在多芯片装置的IC芯片上的第一电路和第二电路之间建立握手信号。第一电路通过多芯片互连接口的多个信道将多个数据流发送到第二电路。为了减少多个数据流中的偏斜，多芯片互连接口的多个信道可以由共享同步信号结合在一起。为了提供具有降低的所需管脚数目的宽协议接口，多个数据流的每个数据流基于握手信号被压缩。

当多个数据流的每个数据流被压缩时，驱动多个数据流的第一数据流以2:1加速比(speed-up rate)通过第一FIFO和以1:2减速比(slow-down rate)通过第二FIFO。驱动多个数据流的第二数据流以2:1加速比通过第三FIFO和以1:2减速比通过第四FIFO。在一些实施例中，第一FIFO和第三FIFO由第一对共享同步信号结合在一起，并且第二FIFO和第四FIFO由第二对共享同步信号结合在一起。

在一些实施例中，确定协议层FIFO中剩余的容量，并基于握手信号确定与第一FIFO和第二FIFO相关联的反压延迟(back-pressure latency)。在一些实施例中，基于确定的反压延迟调整协议层FIFO中剩余的容量。

在一些实施例中，通过串行移位链在第一电路和第二电路之间建立握手信号。在一些进一步实施例中，跨越多个数据流收集并分解与宽协议接口的数据信号相关联的控制信号。

附图说明

结合附图考虑下面的详细说明，本发明的进一步特征、其特性和各种优点将变得明显，其中相似附图标记始终表示相似部件，并且其中：

图1显示了根据本发明的一个实施例的跨越两个IC芯片的多芯片互连接口的电路图；

图2显示了根据本发明的一个实施例的多芯片互连接口中的电路信道的实现方式；

图3是根据本发明的一个实施例的用于在多芯片装置的两个IC芯片之间实现多芯片互连接口的方法流程图；

图4是根据本发明的一个实施例的应用集成电路装置的说明性***的简化框图；

图5是编码有一组机器可执行指令的磁数据存储介质的横截面图，该指令用于执行根据本发明的方法，所述方法配置可编程集成电路装置以实现多芯片互连；以及

图6是编码有一组机器可执行指令的光学可读数据存储介质的横截面图，该指令用于执行根据本发明的方法，所述方法配置可编程集成电路装置以实现多芯片互连。

具体实施方式

为了提供对本发明的全面理解，现在将描述一些说明性实施例。但是，本领域技术人员将理解的是，本文描述的***和方法可调整和修改为适合于所处理的应用并且本文描述的***和方法可应用于其他合适的应用中，并且这种其他的添加和修改将不会脱离本发明的范围。

本文描述的附图显示了说明性实施例；但是，附图没有必要显示并且不意在显示实施例中包含的硬件组件的精确布图。本文所公开的实施例可根据本领域所知的原理以任何合适数量的组件和任何组件的合适布图实现。

图1显示了跨越两个IC芯片的多芯片互连接口的电路图。多芯片装置100可包含主芯片(main die)120和次级芯片(secondary die)140，这两个芯片通过多芯片互连彼此进行通信。多芯片互连可实现为信道化接口。例如，信道化多芯片互连接口可包含多芯片互连接口(MDII)130(例如，图1的MDII0，MDII1，…MDIIN)和多芯片互连信道(MDIC)150。信道化多芯片互连接口能够是，例如，购自加利福尼亚州的圣何塞的阿尔特拉公司(AlteraCorporation公司)的2.5D多芯片接口，并且其能够在主芯片120和次级芯片140两者上实施。MDIC 150的信道上通信的数据信号在本文可称作数据信号流或数据流。信道化多芯片互连接口能够同时支持多个数据流。

可编程逻辑器件(PLD)结构，例如PLD结构122，能够在主芯片120上实施。若干收发器信道142能够在次级芯片140上实施。通过信道化路径146、MDIC 150和信道化路径126，次级芯片140上的收发器信道142能够桥接到主芯片120上的PLD结构122。在一些实施例中，为了允许收发器信道142被桥接到PLD结构122，将信道化的多芯片互连接口(MDII 130和MDIC150)定义为每信道互连(例如，每信道96个管脚)。例如，当收发器信道桥接到PLD结构122时，收发器信道142的信道7(例如，XCV7)可与信道化多芯片互连接口的一个信道(诸如MDII7)具有一对一的关系。在一些实施例中，信道化多芯片互连接口是双向接口。例如，MDIC150中的每信道96个管脚能够在主到次方向和次到主方向这两个方向上进行操作。

除了收发器信道142外，协议应用层栈144(诸如***组件互连表示(PCIe)栈)及其应用接口也能够被提供在次级芯片140上以便次级芯片140参与协议应用层而直接与主芯片120上的协议应用层124进行通信。在一些实施例中，协议应用层124需要宽通信总线(例如，超过1200个管脚)，诸如非信道化路径128和148。

MDIC 150的每个信道能够支持三种不同种类的数据信号：

1)源同步数据；

2)内存映射数据，例如用在高速时域复用(TDM)接口中的；以及

3)异步带外数据信号，如用在串行移位链中的。

例如，MDIC 150信道中的96个管脚的6个管脚可用于异步串行移位链通信，20个管脚可被保留用于内存映射数据，而剩余的70个管脚可用于源同步数据以及各种传输时钟和异步复位信号。

这三个种类的数据信号可不同地实施并用于不同功能。源同步数据是在确定时间到达并包含独立于接收***时钟的时钟信号(“选通(strobe)”)的数据。源同步数据传输通常能够获得比实施全局时钟源拓扑的方案更高的传输速率。高速TDM接口处理源和接收点(sink)(例如，次级芯片140上的协议层FIFO和互连接口FIFO)之间的内存映射数据的同步传输。例如，如将关于图2所说明的，应用接口Tx FIFO 246是协议层FIFO，并且多芯片互连接口Tx FIFO 230n是互连接口FIFO。最后，异步串行移位链，诸如图2的串行移位链260，允许异步握手信号(例如，“发送Ready”信号或“FIFO空”标志)在协议栈和PLD结构应用逻辑之间相互通信，以便能够在FIFO块上发生任何通信之前建立适当的并行数据通信。

协议栈144利用现有的信道化多芯片互连接口(MDII 130和MDIC 150)以便将其非信道化应用接口桥接到主芯片120。如前面描述的，非信道化应用接口可需要宽通信总线(例如，超过1200个管脚)，但是，在示出的实例中，MDIC150的每个信道可具有相对小的带宽(例如，96个管脚)。因此，信道化的多芯片互连接口的管脚数限制会要求次级芯片140跨越MDIC 150中的多个信道与主芯片120通信协议应用层数据。但是，无论何时一个具体信道(例如，图1的MDII7)用于协议应用层通信，MDIC 150中的其他信道的些或全部可失去它们执行其他功能的能力。例如，PCIe xl通路(lane)仅用一个收发器；但是，为了起作用其对应的PCIe协议栈可需要MDIC 150中的十六个信道。使用者因此将失去本可能用作其他用途的十五个收发器信道，因为无论何时只要启用协议栈144，收发器接口142的所有十六个信道将对其他模块变得不可用。本发明能够减少用来实施协议应用层通信的信道化的多芯片互连接口中的信道数量。

信道化接口(例如，MDII 130和MDIC 150)上的数据通信的另一问题源于这样的事实，这些信道本质上是异步的。MDII 130和MDIC 150可导致通过信道化接口内的每个独立异步互连FIFO驱动的宽数据总线产生偏斜。本发明能够降低或消除在通过MDIC 150发送的宽数据总线中间的偏斜。

最后，多芯片装置100上的每个芯片都可具有独立的复位接口，并由于它们不同的复位周期因此可配置成在不同时间被唤醒。在主芯片120和次级芯片140两者的复位周期结束之前，在它们之间的任何数据信号交换都是不确定的。相应地，数据通信应当被选通直到这两个芯片已经退出复位周期。

关于图1的前述公开讨论了示例性多芯片装置，在此需要多芯片互连用于协议应用层通信。也展示了若干现有的问题和设计挑战，将关于图2在下面提出针对它们的解决方案。

图2显示了根据本发明的一个实施例的多芯片互连接口中的电路信道的实现方式。更特别地，图2包含电路图200，电路图200显示出如关于图1描述的多芯片装置100的某些元件的具体实现方式。图2包含主芯片220和次级芯片240，它们分别对应于主芯片120和次级芯片140。

若干多芯片互连接口FIFO，诸如多芯片互连接口Tx(MITx)FIFO 232a..232n和多芯片互连接口Rx(MIRx)FIFO 234a..234n，驻留于主芯片220上。虽然在图2中仅示出两个MITx FIFO和MIRx FIFO，但是可实现任何数量的这种FIFO而不脱离本发明的范围。

在次级芯片240上，实现协议栈244、收发器信道242a..242n以及若干MITx FIFO230a..230n和MIRx FIFO 236a..236n。协议栈244基本上对应于图1的协议栈144。收发器信道242a..242n基本上对应于图1的收发器信道142。在主芯片220和次级芯片240两者上实施的多芯片互连接口FIFO，以及串行移位链260，是图1的信道化多芯片互连接口(例如，MDII130和MDIC 150)的电路级实现方式。

在次级芯片240上实现的协议栈244可与两个协议层FIFO进行通信：应用接口发送(AITx)FIFO 246和应用接口接收(AIRx)FIFO 248。AITx FIFO 246从MITx FIFO230a..230n接收数据信号以中继到协议栈244，而AIRx FIFO 248从协议栈244将数据信号发送到MIRx FIFO 236a..236n。如先前关于图1描述的，协议层FIFO 246和248也可被称为源，而多芯片互连接口FIFO 230和236也可被称为图2中所示的接口的接收点。

在一个示例性实施例中，协议栈244需要宽同步协议数据总线(例如，256位)用于与PLD结构122上实现的协议应用层逻辑进行通信。同步协议数据总线与若干控制管脚关联，诸如分组数据开始(Start-of-Packet(SOP))、分组数据结束(End-of-Packet(EOP))、有效(Valid)和就绪(Ready)。SOP由源断言以标记分组数据的开始。EOP由源断言以标记分组数据的结束。Valid由源断言以使所有其他源到接收点信号取得资格。接收点仅在Valid被断言的周期采样源到接收点信号；忽略所有其他周期。最后，Ready由接收点断言以指示接收点能够接受数据。源仅可以断言Valid并在Ready周期期间传递数据。

如先前关于图1所讨论的，由于数据信道彼此独立操作，因此多芯片互连信道150中的数据信道可引起偏斜。为了解决这个问题并消除数据总线中的偏斜，信道化的多芯片互连接口中的多个信道可由同步信号(例如，多芯片互连接口中每个FIFO块的读/写使能信号)结合在一起。在一些实施例中，同步信号能够沿着FIFO结合连接件(bondingconnection)238传递。

作为这些其他方面的异步和独立数据信道的同步化操作的结果，数据和控制管脚(例如，如前面讨论的SOP、EOP、Ready、Valid等)能够跨越多芯片互连接口的多个信道分布，因为多个信道被有效地结合为同一束。多芯片互连接口(例如MDII 130和MDIC 150)中的任意数量的数据信道可结合在一起。以这种方式，未使用的数据信道能够用于其他功能，或重新用于其他协议应用层通信。

收发器信道242a..242n可通过复用单元的方式与互连FIFO耦合，以接收和发送源同步数据。在没有协议应用层通信的情况下，每个收发器信道可与一个或更多个MITx FIFO230a..230n进行通信以接收数据，并与一个或更多个MIRx FIFO 236a..236n进行通信以发送数据。

收发器锁相环(PLL)210能够在多芯片装置100上实现以向多芯片通信接口提供不同的时钟信号。特别地，收发器PLL 210可提供两个时钟信号：PLL固定时钟212和PLL固定时钟2X 214。PLL固定时钟2X 214基本上以两倍的PLL固定时钟212的速率运行。

PLL固定时钟212可以可选择地被细分以产生协议时钟信号211和互连1x时钟信号213。PLL固定时钟2x 214可以可选择地被细分以产生互连2x时钟信号215。协议时钟信号211用于驱动协议层FIFO(例如，AITx FIFO 246和AIRx FIFO 248)的运行。互连1x时钟信号213和互连2x时钟信号215共同地用于促进主芯片220和次级芯片240两者上的互连FIFO以支持数据管脚压缩和相位补偿。

互连FIFO以相位补偿模式运行，并以2:1加速跨越多芯片互连信道150中的信道被实施。2:1加速由主芯片220上的MITx FIFO 232a..232n和次级芯片240上的MIRx FIFO236a..236n使用互连1x时钟信号213和互连2x时钟信号215之间的2x关系来发起。在多芯片互连信道150中信道的另一端，次级芯片240上的MITx FIFO 230a..230n和MIRx FIFO234a..234n以1:2减速实施。2:1加速和1:2减速用于最小化给定宽总线通信所需要的管脚数，并需要2x时钟(例如，互连1x时钟信号213和互连2x时钟信号215)以驱动源同步互连传输。在一些实施例中，具有2x(即，2:1)加速的互连FIFO在协议路径中表现为额外延迟。

如前面讨论的，源(例如，协议FIFO)仅可断言Valid并在由接收点(例如，互连FIFO150)断言的Ready周期期间发送数据。Ready->Valid反压延迟指示从Ready被断言的时间起直到能驱动Valid数据的周期数。作为由于跨越互连FIFO的2x加速的额外延迟的结果，协议层FIFO(例如，AITx FIFO 246和AIRx FIFO 248)应当具有足够的空间来解决增加的Ready->Valid反压延迟。

除了协议栈244和FIFO，电路图200也可包含串行移位链260。各种用户控制状态信息，诸如FIFO空标志，可跨越串行移位链260传达，以便在多芯片互连接口的信道上开始数据通信之前初始化IC芯片。

根据本发明的一个实施例的用于在多芯片装置的两个IC芯片之间实施多芯片互连的方法绘制于图3中。在310，宽协议接口的数据信号被分解成多个数据流。在320，在第一电路和第二电路之间建立握手信号。在一些实施例中，控制信号(例如，握手信号)选通接口信号直到两个芯片都已退出它们各自的复位周期。在正常操作期间，附加的控制(握手)信号管理两个芯片(例如，主芯片220和次级芯片240)之间的握手过程，以便Ready信号和Valid信号仅在适当时刻被置位(set)。在一些实施例中，异步串行移位链(例如，串行移位链260)需要在两个芯片之间传递控制(握手)信息。在330，多个数据流通过多芯片互连接口的多个信道从第一电路发送到第二电路。在340，多个数据流中的每个数据流基于握手信号被压缩。

如前面讨论的，为了减少多个数据流中的偏斜将多芯片互连接口的多个信道结合。FIFO结合可通过在多个异步FIFO块中运行共享的同步信号来实现。例如，第一FIFO块(例如，MITx FIFO 230n)可以是产生同步信号的主块。同步信号能够以FIFO结合238的方式而被馈送到其他FIFO块(例如，MIRx FIFO263n和MITx FIFO 230a)。在一些实施例中，同步信号控制并行异步FIFO块的读/写使能。以这种方式，异步FIFO块，其驻留于多芯片互连接口的独立和并行信道上，能够以同步方式运行以跨越IC芯片运送数据流，因此消除由独立异步复位引起的数据流上的偏斜。

如前面说明的，串行移位链，诸如串行移位链260，能够为异步控制和握手信号(例如，FIFO空标志)提供备选路径，其应当在数据流通过FIFO块发送之前被建立。串行移位链260使用独立振荡器过采样异步控制和握手信号以便初始化两个IC芯片。

因此可以看到，已经提供了一种用于在两个IC芯片之间实现多芯片互连的***和方法。

图4说明了数据处理***400内包含基于本文描述的模型设计或配置的电路***的实施例的电路或其他装置402。在一个实施例中，集成电路或装置402可以是集成电路、专用标准产品(ASSP)、专用集成电路(ASIC)、可编程逻辑器件(PLD)(包括现场可编程门阵列(FPGA)、全定制芯片或专用芯片)。在一些实施例中，元件402可配置为多芯片装置100、主芯片120或次级芯片140。数据处理***400可包含下面的组件中的一个或更多个：电路402、处理器406、存储器408、I/O电路***410和***装置412。这些组件通过***总线或其他互连420连接在一起，并位于终端用户***440中所包含的电路板430上。

***400可用在宽的各种应用中，诸如通信、计算机联网、数据联网、测试设备、视频处理、数字信号处理或任何其他的需要使用可编程或可重复编程逻辑优势的应用中。电路402可用于执行多种不同的逻辑功能。在一些实施例中，电路402可配置为与处理器406协同工作的处理器或控制器。电路402也可用作用于仲裁访问***400中的共享资源的仲裁器。在又一个其他的实例中，电路402能够配置为处理器406和***400中其他组件中的一个组件之间的接口。应当注意的是，***400仅是示例性的，并且本发明的真实范围和精神应当由下面的权利要求来指示。

虽然在上面发明中组件被描述为彼此连接的，但是它们可作为替代可能通过它们之间的其他组件彼此连接。应当理解的是，前述仅是本发明原理的说明，并且本领域技术人员能够作出各种修改而不脱离本发明范围和精神。本领域技术人员将明白的是，本发明能够以不同于描述的实施例的方式来实施，所描述的实施例是为了说明目的而存在，并非为了限制的目的，并且本发明仅由下面的权利要求来限定。

执行根据本发明的方法用于编程可编程装置以实现多芯片互连接口的指令可在机器可读介质上被编码，并由合适的计算机或类似装置执行以实现本发明的用于编程和配置PLD或其他可编程器件的方法。例如，个人计算机可装配有PLD能连接的接口，并且个人计算机能够由用户使用以用前面描述的合适的软件工具对PLD编程。

图5展示了磁数据存储介质500的横截面，磁数据存储介质500能够用机器可执行程序进行编码，这些程序能够由诸如前面提到的个人计算机或其他计算机或类似装置的***执行。介质500可以是软盘或硬盘，或磁带，介质500具有合适的基底501和合适的涂层(coating)502，基底501和涂层502可以是常规的，涂层可在一面或两面上，涂层包含极性或取向能够被磁力地改变的磁畴(不可见)。除了是磁带这种情况外，介质500也可具有开口(未示出)用于接收磁盘驱动器或其他数据存储装置的主轴。

根据本发明，介质100的涂层502的磁畴被极化或定向，使得可以常规的方式编码机器可执行程序，通过诸如个人计算机或其他计算机或类似***的编程***来执行，***具有插口或***附件以便被编程的PLD可***，从而配置包含其专业化处理块的PLD的合适部分，如果有的话。

图6示出光学可读数据存储介质510的横截面，可读数据存储介质510也能够用这种机器可执行程序进行编码，机器可执行程序能够用诸如前面提到的个人计算机、或其他计算机或类似装置来执行。介质510可以是常规的光盘只读存储器(CD-ROM)或数字视频光盘只读存储器(DVD-ROM)或可重写介质诸如CD-R、CD-RW、DVD-R、DVD-RW、DVD+R、DVD+RW或DVD-RAM或磁-光盘，磁-光盘是光学可读的并且是磁-光可重写的。介质510优选具有合适的基底511和合适的涂层512，基底511和涂层512可以是常规的，涂层512通常在基底511的一面或两面上。

在基于CD的或基于DVD的介质的情况下，如众所周知的，涂层512是反射性的，并且压印有多个凹坑513，凹坑配置在一层或更多层上，以编码机器可执行程序。可通过将激光反射离开涂层512的表面来读取凹坑的布置。保护涂层514安置在涂层512的顶部，其优选是实质上透明的。

在磁-光盘的情况下，如众所周知的，涂层512没有凹坑513，但是具有多个磁畴，当被加热到特定温度以上时，如通过激光(未示出)加热，这些磁畴的极性或取向可被磁力地改变。畴的取向能够通过测量由涂层512反射的激光的极性来读取。如前面所述的畴的布置对程序进行编码。

应当理解的是，前面仅是本发明原理的说明，并且本领域技术人员可作出各种修改而不脱离本发明范围和精神，并且本发明仅由下面的权利要求来限定。例如，本文已经讨论的本发明各个方面能够在某些实施例中或全部一起使用，或其他实施例可仅使用本发明的各个方面中的一个或更多个(但是少于全部)。并且如果使用了本发明的多个方面(但少于全部)，那么能够涉及利用本发明各个方面的任意组合。贯穿本发明，作为可能修改的其他实例，可涉及控制器中使用的特定数量的组件。这些特定数量仅是示例，并且如果需要能够代替使用其他合适参数值。

Claims (23)

1.一种单封装多芯片电子装置，包含：

通信总线，其包含多个信道以及时钟信号线；

第一芯片，其包含耦合到所述通信总线的第一总线接口；以及

第二芯片，其包含耦合到所述通信总线的第二总线接口，与所述第一芯片通过所述通信总线交换数据的数据处理电路，以及将所述第二总线接口耦合到所述数据处理电路的数据传输电路；

其中所述多个信道包含从所述第一总线接口到所述第二总线接口的第一单向信道子集以及从所述第二总线接口到所述第一总线接口的第二单向信道子集，所述第一总线接口利用所述通信总线将源同步数据提供给所述第二总线接口，所述第二总线接口包含通过锁存利用接收的时钟信号接收的源同步数据来同步所述源同步数据的多个数据信号的电路并且通过所述通信总线交换的数据以第一数据率通信，所述第一数据率与所述数据传输电路的第二数据率成整数比例。

2.如权利要求1所述的单封装多芯片电子装置，包含与第一总线接口关联的第一时钟域以及与所述数据处理电路关联的第二时钟域。

3.如权利要求1所述的单封装多芯片电子装置，其中所述整数比例包含2:1或1:2。

4.如权利要求1所述的单封装多芯片电子装置，其中所述数据传输电路包括排队电路。

5.如权利要求1所述的单封装多芯片电子装置，其中所述第一芯片包括第一控制电路，所述第二芯片包括通信耦合到所述第一控制电路的第二控制电路，并且所述第一控制电路和所述第二控制电路管理所述第一总线接口和所述第二总线接口。

6.如权利要求5所述的单封装多芯片电子装置，其中所述第一控制电路和所述第二控制电路采用包括有效性信息的同步控制协议。

7.如权利要求1所述的单封装多芯片电子装置，其中所述源同步数据包括快速***组件互连数据即PCIe数据。

8.一种包括单封装多芯片电子装置的电子装置，所述单封装多芯片电子装置包含数据处理电路，其中所述单封装多芯片电子装置包含：

通信总线，其包含多个单向单端数据线，

第一芯片，其包含与所述第一芯片的第一通信总线接口电路关联的第一时钟域以及与数据传输电路关联的第二时钟域，所述数据传输电路将所述第一通信总线接口与所述第一芯片的数据处理电路耦合；以及

第二芯片，其利用第二通信总线接口电路通过所述通信总线的单端数据线与所述第一芯片发送和接收数据，其中所述第一时钟域包括提供第一位率的第一时钟，所述第二时钟域包括提供第二位率的第二时钟，并且所述第一位率与所述第二位率成比例。

9.如权利要求8所述的电子装置，其中所述比例包含2:1或1:2。

10.如权利要求8所述的电子装置，其中所述第二芯片通过快速***组件互连数据链接即PCIe数据链接耦合到外部装置，并且其中在所述第二芯片和所述第一芯片之间交换的数据包括通过所述PCIe数据链接传输的PCIe数据。

11.如权利要求8所述的电子装置，其中所述通信总线包含时钟信号线；并且其中在所述第一芯片和所述第二芯片之间交换的数据包括源同步数据。

12.如权利要求8所述的电子装置，其中所述第一芯片包括第一控制电路，所述第二芯片包括通信耦合到所述第一控制电路的第二控制电路，并且所述第一控制电路和所述第二控制电路管理所述第一通信总线接口电路和所述第二通信总线接口电路。

13.如权利要求12所述的电子装置，其中所述第一控制电路和所述第二控制电路采用包括有效性信息的同步控制协议通信。

14.如权利要求8所述的电子装置，其中所述数据传输电路包括排队电路。

15.一种多芯片电子装置，包括：

通信总线，其包含多个信道以及时钟信号线；

输入/输出IO芯片，其包括：

耦合到所述通信总线的第一总线接口，

将所述IO芯片耦合到存储器的第二总线接口，

将所述第一总线接口耦合到所述第二总线接口的片上互连；以及

处理器芯片，其包括：

通过所述通信总线将所述处理器芯片耦合到所述第一总线接口的第三总线接口，以及

通过所述通信总线与所述IO芯片交换数据的处理器，其中所述IO芯片被配置为所述处理器和所述存储器之间的接口，以及

其中，所述多个信道包括从所述第一总线接口到所述第三总线接口的第一单向信道子集和从所述第三总线接口到所述第一总线接口的第二单向信道子集，所述第一总线接口使用所述通信总线将包括多个数据信号的源同步数据传输到所述第三总线接口，

其中所述第三总线接口包括通过使用从所述第一总线接口经由所述时钟信号线传输的时钟信号锁存接收到的源同步数据来同步所述源同步数据的所述多个数据信号的电路，

其中与所述第二总线接口相关联的时钟频率和与所述片上互连相关联的时钟频率是可单独设置的，以及

其中在第一配置中，与所述第二总线接口相关联的时钟频率不同于与所述片上互连相关联的时钟频率，并且在第二配置中，与所述片上互连相关联的时钟频率和与所述第二总线接口相关联的时钟频率相同。

16.如权利要求15所述的多芯片电子装置，其中，当采用所述第一配置时，与所述第二总线接口相关联的时钟频率是与所述片上互连相关联的时钟频率的整数倍。

17.如权利要求15所述的多芯片电子装置，其中所述第一总线接口的频率可和与所述第二总线接口相关联的时钟频率以及与所述片上互连相关联的时钟频率分开设置。

18.如权利要求16所述的多芯片电子装置，其中所述整数倍包括2。

19.如权利要求15所述的多芯片电子装置，其中所述处理器芯片还包括：

将所述第三总线接口耦合到所述处理器的数据通信结构。

20.如权利要求15所述的多芯片电子装置，还包括：

一个或多个锁相环PLL，用于以与所述片上互连相关联的时钟频率和与所述第二总线接口相关联的时钟频率生成时钟信号。

21.如权利要求20所述的多芯片电子装置，其中所述片上互连包括基于分组的互连。

22.如权利要求15所述的多芯片电子装置，其中所述第一总线接口包括用于将通过所述片上互连传送的数据信号细分为第一多个数据流并且通过所述第一单向信道子集传输所述第一多个数据流的电路。

23.如权利要求22所述的多芯片电子装置，其中所述第一总线接口还包括用于通过所述第二单向信道子集接收第二多个数据流并且组合所述第二多个数据流以通过所述片上互连进行传输的电路。

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