CN110673463A

CN110673463A - 一种高线性度多通道抽头延时线时间数字转换器

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Publication number: CN110673463A
Application number: CN201810713212.2A
Authority: CN
Inventors: 陈昊昌; 李大卫
Original assignee: Individual
Current assignee: Individual
Priority date: 2018-07-02
Filing date: 2018-07-02
Publication date: 2020-01-10

Abstract

本发明公开了一种基于抽头延时线的高精度多通道时间数字转换器(TDC)设计方案。该发明首次提出了次级延时性平均结构，抽头时序测试方法，补偿计数架构和混合式非线性校准技术以提高TDC的线性度并解决气泡和missing‑code现象，通过对累积非线性和bin‑width误差进行校正，显著提高了TDC的线型度。本发明在保持较低的逻辑资源消耗上在FPGA和ASIC等平台上实现多通道设计。在20nm的FPGA芯片上，时间分辨率可达5皮秒，线性度较传统设计显著提高。并在单芯片上实现了96通道的TDC阵列。本发明克服了限制TDC测量性能的非线性问题并通过多种创新方法实现多通道设计，极大提高了TDC的应用价值。

Description

一种高线性度多通道抽头延时线时间数字转换器

技术领域

本发明涉及高精度时间测量领域，尤其涉及基于抽头延时线的多通道时间数字转换器以及非线性抑制和校正方法。

技术背景

时间数字转换器(Time-to-Digital Converter，TDC)因其具有的超高时间分辨率而被广泛的应用于空间研究、高能物理、生物医学、化学分析、量子通信、工程测量等一系列领域，具有极其重要的应用价值。TDC是一种具有皮秒级时间分辨率的秒表，能够以高精度测量时间间隔并转换为数字形式输出。例如以TDC为核心器件的TCSPC仪器(参阅BECKER，W.2015.Advanced time-correlated single photon counting applications，Berlin，Springer.)被广泛用于激光测距，PET，FLIM等应用。

TDC可以通过模拟，数字，模数混合方式实现。随着半导体和数字技术的快速发展，专用集成电路(Application Specific Integrated Circuit，ASIC)(参阅DUDEK，P.，SZCZEPANSKI，S.&HATFIELD，J.V.2000.A high-resolution CMOS time-to-digitalconverter utilizing a Vernier delay line.IEEE J.Solid-State Circuits.，35，240-247.)和现场可编程门阵列(Field Programmable Gate Array，FPGA)(参阅FAVI，C.&CHARBON，E.A 17ps time-to-digital converter implemented in 65nm FPGAtechnology.Proc.FPGA′09，2009 Monterey，California，USA.ACM，113-120.)器件成为两种主要的全数字TDC实现平台。相比于基于FPGA设计的TDC，以ASIC-TDC通常能达到更高的时间分辨率和更优秀的线性度。但却因为较高的造价和设计难度，较长的设计和制造周期，使得ASIC-TDC更适合大规模生产的通用的商业产品。FPGA器件因其可重复编辑性，灵活性和丰富的片上逻辑和接口资源，使其具有更高的设计灵活度，更低的成本和研发周期。因此FPGA-TDC更适合原型验证，科学实验和高端仪器研发，本发明将使用FPGA器件作为方法验证实现平台。

对于TDC设计尤其是FPGA-TDC，抽头延时线法(TDL)已成为主流的设计方法，并达到了低于100皮秒的时间分辨率。通过使用粗细码计数架构，可以有效的扩大其测量范围并保证极高的分辨率。而且随着半导体制程的进步，现在在高性能FPGA和ASIC器件上设计TDL-TDC能够到达10皮秒甚至更好的时间分辨率(参阅WANG，Y.&LIU，C.2016.A 3.9 psTime-interval RMS Precision Time-to-Digital Converter using a Dual-samplingMethod in an UltraScale FPGA.IEEE Trans.Nucl.Sci.，63，2617-2621.)。在此基础上，有的学者通过使用多通道平均，多相位时钟或双采样方法进一步提高时间分辨率。不过这些方法普遍会明显提高逻辑资源消耗(参阅SHEN，Q.，LIU，S.，QI，B.，AN，Q.，LIAO，S.，SHANG，P.，PENG，C.&LIU，W.2015.A 1.7 ps equivalent bin size and 4.2 ps RMS FPGATDC based on multichain measurements averaging method.IEEE Trans.Nucl.Sci.，62，947-954.)。

除时间分辨率之外，TDC的线性度也是极其重要的指标，因为线性度会直接影响TDC的测量误差。通常TCD的线性度由微分非线性(DNL)和积分非线性(INL)来量化，DNL和INL的绝对值越低TDC的线性度越优秀。如今FPGA-TDC和ASIC-TDC设计相比，其线性度却较差(参阅CHENG，Z.，ZHENG，X.，DEEN，M.J.&PENG，H.2016.Recent Developments and DesignChallenges of High-Performance Ring Oscillator CMOS Time-to-DigitalConverters.IEEE Trans.Electron Devices，63，235-251.)。其主要原因是ASIC设计可以针对特定的设计对电路进行精调以抑制非线性度，而FPGA设计需要满足通用设计的需求所以无法对特定设计进行针对性的优化而牺牲其他应用的性能。FPGA-TDC较差的线性度会产生大量的‘气泡’现象和missing-code。这样不仅会影响线性度，也实际上减少了有效抽头数量从而降低了实际分辨率。虽然已经有一些方法和设计用于提高FPGA-TDC的线性度，但这些方法对线性度的提高有限而且missing code也无法完全消除。而且当TDC的时间分辨率优于10或5皮秒时非线性所带来的这些挑战即使对于可以特定优化的ASIC-TDC设计来说也是极为严峻。

另一方面，当今对于多通道应用的需求也与日俱增，比如在自动驾驶中使用的高速激光雷达，高速飞行时间测量，荧光寿命成像和时间相关拉曼光谱。传统的商业TDC器件通常能很难同时实现TDC的小型化和多通道设计，所以商业或一些ASIC-TDC通道会被限制到10通道左右(参阅TAMBORINI，D.，PORTALUPPI，D.，VILLA，F.&ZAPPA，F.2016.Eight-Channel 21 ps Precision Range Time-to-Digital Converter Module.IEEETrans.Instrum.Meas.，65，423-430.)。所以，对于多通道TDC设计来说，逻辑资源消耗也成为一个重要的考虑因素。

发明内容

为了提高抽头延时线TDC的线性度，并达到优于10皮秒的时间分辨率和较小的逻辑资源消耗，本发明公开了一种基于抽头延时线的高线性度高精度低资源消耗的时间数字转换器和非线性校正技术。本发明包括次级延时线模块以及相应的译码模块和平均模块，补偿计数模块，校准系数存储模块，粗计数模块。非线性校正技术包括混合式非线性校准技术和抽头时序测试。上述模块和校准方法可以在FPGA中实现和验证并能在达到10以下皮秒的时间分辨率和较低的逻辑资源消耗的条件下，明显地提高TDC的线性度，以实现高性能高线性度的多通道TDC阵列设计。为实现上述目的，本发明创新性地提出：次级延时线平均架构，补偿计数架构，混合式非线性校准方法，和抽头时序测试法。

所述次级延时线模块可以使用FPGA内部进位链或在ASIC中使用其他电路和逻辑单元级联为单一延时线，并将延时线的抽头通过拆分和重组而形成多个次级延时线。例如在FPGA器件中抽头的拆分和重组方式如图1所示并根据具体的FPGA器件逻辑电路结构而具体实现。被测脉冲信号通常由传感器产生后将直接馈入该延时线。由触发器和参考时钟对延时线的电平进行采样并作为抽头输出。通过次级延时线架构对该单一延时线抽头输出的拆分和重组，进而产生多个次级延时线并在采样后得到相对应的次级温度计码。所述的译码模块将所对应的次级温度计码分别转换为多个的次级二进制码。

所述的平均模块将各个次级二进制码相加后进行平均运算并生成最后的精码(fine code)。

所述的校准系数存储模块用于储存和输出混合式非线性校准系数。该模块使用平均模块所输出的精码作为地址，将该地址中储存的二进制码校准系数(BCF_m和BCF_c)和bin-width校准系数(WCF_m和WCF_c)输出。

所述的补偿计数模块在主计数操作外增加补偿计数操作并配合非线性校准方法对TDC的输出值进行累积偏移修正和bin-width补偿。该模块使用BCF_m和BCF_c分别作为主要计数和补偿计数操作的地址。当待测信号被测量时，将WCFm和WCFc分别累加到对应的计数值中。上述校准系数存储模块和补偿计数模的架构如图二所示。

本发明公开的基于补偿计数架构的混合式非线性校正方法，可以修正累积偏差和显著的改善TDC线性度，其方法是：

首先将bin-width校准系数WCF_c置为1，WCF_m置为0，BCF_m设置为对应的精码，BCF_c置0。然后进行码密度测试以获得次级延时线平均后的原始的DNL和bin-width信息。

根据bin-width信息计算每个抽头的code transition level和标准的idealtransition level。根据如图三原理计算BCF_m和BCF_c并更新到校准系数存储模块。

对经过BCF校准的TDC进行第二次码密度测试后得到补偿校准后的bin-width信息，然后计算bin-width校准系数(WCF_m和WCF_c)并更新到校准系数存储模块。

本发明公开的基于次级延时线架构的抽头时序测试方法，用于测量估算延时线上抽头的实际时序分布，在不同的配置中合理选择或微调抽头输出以优化TDC的线性度。测试方法是对次级延时线进行多次时间间隔测试后对每次测量中次级二进制码(Bn，m)之间的差值进行分析以计算出每个抽头之间的时间间隔。计算方法如下：

其中D_n为第n位抽头与相邻抽头在时序上偏移的比例。B_n.m为第n条次级延时线在第m次时间间隔测量中的次级二进制码。L为时间间隔测量的总次数。通过这种方法可以准确的等效出实际的抽头时序，并根据该时序合理选择理想的抽头以改善TDC的线性度。

本发明在高性能FPGA或ASIC器件中为需要高精度低误差和多通道时间测量的各种应用和研究，尤其是高速多通道飞行时间测量和高端生物成像***和空间探测领域提供一种高灵活性，高精度，高线性度，多通道的时间测量方案。该发明可以在线性度上优于很多商业产品，并因其较低的逻辑资源消耗而更适合多通道设计，极大的提高其应用价值。

附图说明

图1.次级延时线构图

图2.校准系数贮存模块和补偿模块架构框图

图3.二进制码校准系数原理示意图

图4.经过次级延时线平均后DNL和bin-width分布结果

图5.FPGA延时线结构框图

图6.抽头时序测试结果示意图

图7.经过二进制码校准补偿后DNL和bin-width分布结果

图8.经过二进制码补偿和bin-width校准后DNL和INL测试结果对比

具体实施方式

为使该发明的目的，技术方案和优势更清晰明了，以下结合具体实施范例，并参照具体附图，对本发明做进步一的说明。

本发明在FPGA器件中实现高精度时间数字转换器和非线性校正的结构框架如图一和图二所示，其中包括次级延时线模块，粗时间计数模块，译码模块和平均模块，补偿计数模块，非线性混合式校准参数存储模块，在一片FPGA芯片中实现。本发明的一个优选实施例中在Xilinx 20nm器件中使用级联的进位链实现抽头延时线进行精确的时间测量。待测信号一般以信号电平的跳变或者脉冲来表示待测事件的发生。待测信号会从抽头延时线的一端输入，并通过延时线一级级传递。当参考时钟跳变时，延时线抽头上的电平状态会被后续的触发器锁存，形成并输出温度计码(例如1111000)给译码模块。译码模块会通过逻辑运算来识别温度计码发生跳变的位置并产生独热码(0000100)最后再转换为二进制码。二进制码是代表待测信号跳变与采样时钟之间的时间间隔。其间隔则可以通过二进制码的数值和每一抽头的延时来计算。但是由于FPGA内部的延时线主要考虑的是降低进位链整体延时以提高其作为通用逻辑器件的运算速度，使得每个抽头的时序分布极其不均匀，甚至在时序上产生错位。这也是FPGA-TDC非线性最主要的来源，而且会产生大量的“气泡”现象(例如1110100)。非线性和气泡现象会随着FPGA制程的进步和分辨率的提高而愈发严重。气泡现象对于传统FPGA-TDC来说无法被直接译码成二进制码，因此在传统FPGA-TDC中需要额外的电路去消除气泡，而较大的非线性度会产生missing-code(DNL≤-0.9)甚至zero-widthbin(DNL＝-1)。这两种现象是因为延时线抽头间的时间间隔为零或过短，以至于该抽头无法或具有极小的几率待测到信号的跳变。Missing-code会极大的影响TDC的线性度，而且由于产生missing code的bin是无效的，所以也会减少有效bin的数量从而影响到TDC的时间分辨率。根据之前发布过的论文，传统FPGA-TDC中产生missing code的bin的比例并不低。本发明通过对延时线抽头的拆分和重组成为多个次级延时线。因为每个次级延时线的bin-width相对原延时线得到倍增，“气泡”现象在次级延时线中得以消除而不需要额外的消气泡电路。通过译码模块和平均模块将多个次级延时线的测量结果相加平均，这种方法可以无视延时线抽头在时序上的错位从而不会引发新的气泡现象。通过测量该架构在20nmFPGA上可以达到5皮秒的时间分辨率，而且在次级延时线平均输出中没有发现“气泡”现象。通过码密度测试(如图4所示)，zero-width bin得以彻底消除，missing code的数量有明显的下降，整体线性度也相应提高。

在本优选实例中，我们根据器件特性和设计需求实践了抽头时序测试方法。如图5所示，在Xilinx 20nm器件中，每个进位链模块最多可以实现16个抽头。因此我们对16个抽头进行抽头时序测试，并得到每个抽头实际的时序分布如图6。经过测试如果我们使用全部16个抽头，在时间分辨率上可以达到2.5皮秒，但线性度则会有所损失并且会消耗更多逻辑资源。因此在该实例中我们对时间分辨率，线性度和资源消耗进行权衡而使用16个抽头中的8个实现了5皮秒的分辨率和相对理想的线性度和逻辑资源消耗。在实施过程中根据抽头时序测试的结果合理的选择具有较高线性度的8个抽头来使用。

通过上述方法和技术，TDC的线性度有明显程度的改进，但仍然达不到ASIC-TDC的程度。因此本发明创造性的提出混合式非线性校准方法和补偿计数架构。传统的FPGA-TDC每一次测量只会产生单一的测量结果，并只有执行一次计数操作。单一的计数操作会继承和保留FPGA-TDC的较差的非线性度。而通过本发明公开的混合式非线性校准和补偿计数架构，FPGA-TDC引入了额外的补偿计数操作和bin-width校准方式可以有效提高线性度。首先对未经校正的TDC进行码密度测试，以此可以得到TDC的原始DNL和bin-width数据。根据每个抽头所等效的bin-width数据可以计算每个抽头在时序上的排布：

然后通过将计算出的实际的抽头时序分布与理想的标准化的时序分布进行比较可以算出主要和补偿二进制码校准系数BCFm和BCFc。本实例中使用MATLAB计算，伪码如下：

if(T[k]＜T_ideal[k])

if(T[k+1]＜T_ideal[k])

BCF_m＝K-1

BCF_c＝void

else if(T_ideal[k]＜T[k+1])

BCF_m＝K-1

BCF_c＝K......

通过二进制码校准补偿，每次测量的精码会根据抽头的实际时序被重新分配到一个或多个校正的时序上。在补偿计数模块中测量结果会根据实际的时序而进行一次或多次对应地计数操作。首先通常测量结果，精码的重新分配可以修正累积的测量误差。其次通过引入额外的计数操作，可以有效的补偿那些较窄的bin以消除missing code。通过测试(如图7)可以发现经过二进制码校准和补偿后missing code已经完全消除，线性度也有明显的改善。

将的BCFm和BCFc重新载入到校准系数储存器中，再运行一次码密度测试就可以得到经过校准后的DNL和bin-width数据。之后可以通过该数据计算主要和补偿bin-width校准系数WCFm和WCFc：

bin-width校准通过对每次计数操作的累加值进行调整以修正TDC的微分非线性(DNL)和bin-width。

混合式非线性校准和补偿计数模块结合能实现芯片内的直接运算并且只需要非常有限的片内逻辑资源。FPGA内部有丰富的BRAM资源，并且可以配置成真双口工作模式。这种模式下可以对同一个存储空间同时进行两次独立的读写操作，因此非常适合本发明所提出的补偿计数架构而不需要消耗额外的BRAM。补偿计数架构下，BCF_m和BCF_c分别作为真双口BRAM的两个独立读写端口的地址，然后将所对应的WCF_m和WCF_c累加入对应的地址。

同时用于锁存延时线上电平状态的参考时钟会通过FPGA内部的专用时钟网络连接到整个延时线，虽然FPGA时钟网络有特殊优化但对于时间分辨率在几个皮秒级别的TDC设计来说，时钟网络上的偏移依然会对TDC的线性度有明显的影响。尤其是在两个时钟域之间会有较大的时钟偏移。所以在设计时需要尽量避免使延时线穿过两个非对称的时钟域的边界。因此首先需要对延时线的布局位置约束在FPGA芯片的中间位置。然后尽量缩短延时线的长度以避免穿过较多的时钟域。而延时线的总延时需要覆盖住参考时钟的时钟周期。因此需要对延时线的长度和参考时钟频率进行权衡。而FPGA的时钟通常会限制在几百兆赫兹。为避免单一的延时线过长而引入较大的时钟偏移或者过高的参考时钟超过FPGA器件的限制，可以使用多时钟相位采样的方式。多相位采样会将参考时钟进行相移，并使用不同相位的参考时钟对多个较短的延时线分别采样。这样的架构虽然会增加资源消耗，但是可以同时使用较短的延时线和较慢的参考时钟。因此此架构对逻辑资源使用需求宽松的设计来说是一个理想的解决方案。

本发明通过上述方法在20nm FPGA上实现了时间分辨率(LSB)为5皮秒的TDC。如图8所示，校准后其微分非线性(DNL)降低到[-0.12，0.11]LSB，DNL的标准偏差达到0.03LSB。校准后的积分非线性(INL)达到了[-0.18，0.46]LSB，INL的标准偏差为0.16LSB。该线性度性能达到甚至超过了一些商业和ASIC TDC设计的线性度指标。

因为使用了补偿计数架构，所以本TDC能够在实现芯片内校准的情况下，消耗的较为有限的逻辑资源。通过测试单通道的TDC在xilinx 20nm的FPGA器件只需要使用不到0.3％的逻辑资源。为了验证该设计是否适用于多通道设计，我们也在单一的FPGA芯片中实现了96通道的TDC阵列。通过测试96个TDC通道只消费了大约25％的片上逻辑资源。由此可见单FPA芯片上所能实现的通道数量还有很大潜力进一步提升。

本发明技术在Xilinx 20-nm制程的FPGA器件中实现了高线性度、高精度、低逻辑资源消耗的多通道时间数字转换器TDC和对应的非线性的校正方法。本发明适用于各种对时间测量有较高精度和误差要求的应用研究领域。本发明的有益效果详细说明如下：

具有高灵活性、兼容性、通用性、综合成本低。因为该发明可以根据应用需求选择基于不同器件实现，如FPGA和ASIC器件。ASIC-TDC相对在各项性能指标上有一定优势，具有较好稳定性和成熟度，并且由于成本会随生成规模扩大而降低所以更适合通用型量产器件。而FPGA-TDC具有FPAG器件的灵活、通用、综合成本低等特点所以具有研发周期短，易于修改，移植和功能扩展，因此更适合在科研，技术和原型机验证，以及高端仪器中使用。本发明涉及使用的都是在FPGA和ASIC器件中数量较多且易于实现的基础逻辑单元，使其具有极高的可移植性、通用性。TDC所产生的数据也可用直接在FPGA或ASIC芯片内进行数据处理以用以各种不同的算法应用。这种方法极大的提高了该类型TDC的应用潜力。

就本发明所述原理，在Xilinx 20-nm FPGA器件中实现了高精度的TDC，在室温环境下，最小时间分辨率(LSB)约为5皮秒。经过bin-width校正后，微分非线性DNL到达[-0.12.0.11]LSB，积分非线性到达[-0.18.0.46]LSB。精度上5ps已经能满足大部分应用的需求，并且能进一步提高到2.5皮秒，而经过校正后的线性误差已经完全达到甚至超过很多商用产品。

低逻辑消耗。由于使用补偿计数架构，本发明能够实现片上硬件式校准操作的条件下控制了逻辑资源的消耗量。因此该设计非常适合去实现多通道TDC阵列设计。而优选实例中也报告了能够使用有限的资源实现96个通道TDC阵列，

以上所述的具体实施例，对本发明的目的，技术方案和有益效果进行了进一步详细的阐述和说明。以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神原则之内所做的任何修改，等同替换，改进，均应包含在本发明的保护范围之内。

Claims

1.一种基于延时线架构的高线性度，高精度多通道时间数字转换器(TDC)，其特征在于包括次级延时线以及相应的译码模块和平均模块，补偿计数模块，校准系数存储模块，粗计数模块，以及基于该设计的抽头时序测试方法及混合式非线性校准方法。

2.如权利要求1所述的TDC，其特征在于基于抽头延时线架构作为主要的核心模块。该延时线特征在于使用特定电路和逻辑器件级联作为延时线并在每级延时单元间引出支路将电平状态输出作为抽头。例如在现场可编程门阵列(FPGA)内部的进位链模块级联成为延时线，使用与进位链的进位输出相连接的D触发器(D-FF)对延时线上的电平状态采样并作为抽头输出。或者在专用集成电路(ASIC)中使用级联的缓冲器或反相器作为延时线。

3.如权利要求1所述的TDC，其特征在于可以使用多种器件和平台实现。本发明专利申请书中将以FPGA器件作为实现平台，但并不限于该实现方式，例如在ASIC中实现本发明涉及方法也属于该发明权利要求范围。

4.如权力要求1所述的次级延时线模块，其特征在于将延时线中每一个抽头输出进行拆分和重组以形成多条次级延时线，对一次测量输出多个独立的次级温度计码作为测量结果。

5.如权利要求1所述的译码模块，其特征在于将每个次级延时线输出的次级温度计码转换为多个独立的次级独热码，再将其转换为多个独立的次级二进制码。

6.如权利要求1所述的平均模块，其特征在于将多个由译码模块输出的次级二进制码进行相加平均后得到精码(fine code)并输出。

7.如权利要求1所述的校准系数储存模块，其特征在于将精码作为该储存模块的地址输入，根据地址将存储器中的混合式非线性校准参数输出。每一个地址存储两种不同的校准参数，一种是二进制码校准参数包括主校准参数(BCF_m)和补偿校准参数(BCF_c)，另一种是bin-width校准系数包括bin-width主校准参数(WCF_m)和补偿校准参数(WCF_c)。该储存模块可以使用不同种类的存储器如Block-RAM(BRAM)，DDRRAM或者分布式存储器作为查找表(look-up table)使用。

8.如权利要求1所述的补偿计数模块，其特征是在主计数操作外增加补偿计数操作对主要的计数值进行补偿。将校准系数模块储存的主要和补偿二进制码校准系数(BCF_m和BCF_c)分别作为该计数模块的主要端口和补偿端口的地址输入。然后将校准模块中的主要和补偿bin-width校准系数(WCF_m和WCF_c)分别累加到BCF_m和BCF_c所对应的计数值中。

9.如权利要求5中所述的二进制码校准系数(BCF_m和BCF_c)，其计算方法为将bin-width校准系数WCF_m和WCFc以及二进制码校准系数(BCFm和BCFc)设置为特定的初始值，然后进行密度码测试，以获得抽头原始的微分非线性(DNL)和bin-width数据。并根据计算出的codetransition level并与标准化的ideal transition level的时序分布进行运算和判断以得出二进制码校准系数。

10.如权利要求5中所述的bin-width校准系数(WCF_m和WCF_c)，其计算方法为将计算得出的二进制码校准系数(BCF_m和BCF_c)更新到校准系数储存模块中，再次对TDC进行密度码测试得到BCF校准后的DNL和bin width。并且根据bin-width分布计算校正参数。非线性校正系数可以通过片上处理器或其他嵌入式数据处理模块执行在线的运算或者直接储存离线计算出的校准系数到存储模块中。该校正过程会在直方图计数累加的过程中直接完成，而不需要占用额外的运算时间。

11.如权力要求1所述的抽头时序测试方法，其特征在于基于对次级二进制码进行多次时间间隔测试后对每次测量中次级二进制码之间的差值进行分析计算出每个抽头之间的时间间隔和bin-width。通过这种方法可以准确的计算出实际的抽头时序分布，并根据该时序合理选择理想的抽头以改善TDC的线性度。