CN110647006A - 掩模制造方法 - Google Patents

Abstract

本公开提供掩模制造方法。在一些实施例中，用于形成集成电路装置的布局被接收。布局包括印刷特征组。布局的区域被识别。区域与印刷特征组相距一距离，使得与区域中的特征相关联的曝光区不影响与打印特征组相关联的曝光区组。多个非打印特征被***到区域。基于布局制造掩模。

Description

掩模制造方法

技术领域

本公开涉及一种掩模和掩模制造方法，特别涉及可以具有延长的工作时间和寿命的掩模和掩模制造方法。

背景技术

半导体装置工业快速成长。在装置发展过程中，功能密度通常都会增加，而特征尺寸会下降。此微缩过程通过增加生产效率及降低相关成本提供了优势。此微缩也增加了设计及制造这些装置的复杂性。

光刻技术已被用来图案化形成在半导体基板上的材料层。光掩模或掩模是光刻技术的一部分。在设计厂完成集成电路(IC)设计后，集成电路设计被发送至掩模厂以制造掩模。除了在集成电路设计中的图案层之外，掩模厂还考虑光学邻近校正(OPC)，并且***各种光学邻近校正图案，以补偿在使用光刻机台期间所发生的辐射绕射所引起的畸变(distortion)。虽然目前的掩模设计通常是足够的，但它们并非在所有方面都令人满意。

发明内容

本公开提供一种掩模制造方法。掩模制造方法包括接收用于形成集成电路装置的布局，其中布局包括印刷特征组。布局的区域被识别，其中区域与印刷特征组相距一距离，使得与在区域中的特征相关联的曝光区不会影响与印刷特征组相关联的曝光区组。非印刷特征被***到区域，并且基于布局制造掩模。

本公开提供一种掩模制造方法。掩模制造方法包括接收集成电路装置的布局，并且执行光学邻近校正程序，以将光学邻近校正图案与布局结合。光学邻近校正图案围绕主图案，并且位于区域内。在执行光学邻近校正程序之后，将非印刷特征***布局中，其中非印刷特征位于区域之外。基于布局制造掩模。

本公开提供一种掩模。掩模包括印刷特征组，以及在掩模中的区域中的非印刷特征。区域与印刷特征组相距一距离，使得与在区域中的特征相关联的曝光区不会影响与印刷特征组相关联的曝光区组。

附图说明

本公开的观点从后续实施例以及附图可以更佳理解。应知示意图为范例，并且不同特征并无示意于此。不同特征的尺寸可能任意增加或减少以清楚论述。

图1为根据本公开实施例的集成电路(IC)制造***和与集成电路制造***相关联的集成电路制造流程的示意图。

图2为根据本公开实施例的光刻***的示意图。

图3为根据本公开实施例的制造掩模的方法的流程图。

图4A为根据本公开实施例的与在掩模上的光学邻近校正图案相关联的密集区和隔离区的示意图。

图4B为根据本公开实施例的与在掩模上的印刷特征相关联的多个非印刷特征***(NPI)区的示意图。

图4C为根据本公开实施例的在非印刷特征***区的非印刷特征的示意图。

图5为根据本公开实施例的掩模的基板的剖面图。

图6为根据本公开实施例的在掩模的基板上的非印刷特征的剖面图。

图7为根据本公开实施例的被吸引到在掩模的基板上的非印刷特征的孔洞的碎片颗粒的示意图。

附图标记说明：

100～集成电路制造***

120～设计厂

122～集成电路设计布局

130～掩模厂

132～掩模数据准备

136～光学邻近校正

138～掩模规则检查

140～光刻工艺检查

142～光刻工艺检查模型

144～非印刷特征***

146～掩模制造

150～集成电路制造厂

152～半导体晶圆

160～集成电路装置

1500～光刻***

102～辐射源

104～照明器

106～光掩模/掩模

108～掩模载台

110～投影光学模块

114～基板载台

116～光刻胶

300～方法

302-310～操作

400～布局

401～印刷特征组

402～密集区

403～隔离区

410～散射条

415～槌头

420～散射条

404～非印刷特征***区

405～最小距离

406～非印刷特征

500～掩模

501～基板

502～多重层

503～覆盖层

504～相位移层

505～吸收层

506～非印刷特征

507～宽度

508～主图案

509～最小特征尺寸

700～碎片颗粒

710～电场

720～电场

具体实施方式

本公开提供许多不同的实施例或范例以实施本案的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。举例来说，若是本公开书叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，也可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能并未直接接触的实施例。另外，以下公开书不同范例可能重复使用相同的参考符号及/或标记。这些重复为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。

此外，本公开中与空间相关的用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，为的是便于描述图中一个元件或特征与另一个(些)元件或特征之间的关系。除了在图中示出的方位外，这些空间相关用词还包含使用中或操作中的装置的不同方位。除此之外，设备可能被转向不同方位(旋转90度或其他方位)，相应地在此使用的空间相关相关的用词也可依此相同解释。

此外，当数字或数字范围以“约”、“近似”等描述时，该术语旨在还包含处在合理范围内的数字(包括所描述的数字)，例如在所述数量的+/-10％内或本技术领域中普通技术人员理解的其他值。举例来说，术语“约5nm”包括4.5nm至5.5nm的尺寸范围。

值得注意的是，本公开提供了掩模设计以及用于实现掩模设计的掩模数据准备和掩模制造***。掩模设计可以包括用于制造半导体装置(例如集成电路(IC)装置、微机电***(MEMS)、发光二极管(LED)及/或其他半导体装置)的复杂掩模图案。此处所讨论和显示的图案仅是范例，并且掩模数据不限于任何类型的特征(例如：接触(contact)、导线、扩散区等)或任何类型的装置。如下面所述，数据准备的一或多个实施例甚至可以不用于掩模形成，而是应用于其他光刻方法(例如：无掩模光刻)以定义和制造半导体装置。

图1为集成电路(IC)制造***100和与集成电路制造***相关联的集成电路制造流程的示意图。集成电路制造***100包括多个工厂(entity)，例如设计厂120、掩模厂130以及集成电路制造厂150(即晶圆厂)，其与制造集成电路160相关联的设计、开发、制造循环及/或服务中彼此相互作用。这些工厂经由通信网络连接，其可以是单一网络或多个不同网络，例如内部网络及/或网际网络，并且可包括有线及/或无线通信通道。每一个工厂可以与其他工厂互动，并且可以提供服务到其他工厂或从其他工厂接收服务。一或多个设计厂120、掩模厂130及集成电路制造厂150可为单一公司所有，并且甚至共存在共同场所及使用共同资源。

设计厂(或设计团队)120产生集成电路设计布局122(或布局122)。基于将被制造的集成电路装置160的规格，集成电路设计布局122包括为集成电路装置160所设计的各种几何图案。几何图案对应于金属层的图案、氧化层的图案或半导体层的图案，并且这些图案构成将被制造的集成电路装置160的各种部件。各种层组合以形成各种集成电路特征。举例来说，一部分集成电路设计布局122包括将形成在半导体基板(例如硅晶圆)中和配置在半导体基板上的各种材料层中的各种集成电路特征，例如有源区、栅极、源极和漏极、层间互连的金属线或导孔(via)以及用于焊垫的开口。设计厂120实现适当的设计程序，以形成集成电路设计布局122。设计程序可以包括逻辑设计、物理设计即/或布置和绕线。集成电路设计布局122呈现在具有几何图案信息的一或多个数据档案中。举例来说，集成电路设计布局122可表现为GDSII档案格式或DFII档案格式。值得注意的是，集成电路设计布局122包括将要转移到半导体晶圆152的特征。集成电路设计布局122的这些特征可以被称为印刷特征或主图案，因为它们是经由光刻“印刷”到半导体晶圆152上的主要特征和图案。

掩模厂130使用集成电路设计布局122以制造一或多个掩模，这些掩模根据集成电设计布局122用来制造集成电路装置160的各个层。掩模厂130执行掩模数据准备132(其中集成电路设计布局122被转换成可经由掩模写入器(mask writer)实际写入的形式)且执行掩模制造146(其中经由掩模数据准备132所准备的设计布局被修改，以符合特定的掩模写入器及/或掩模制造厂，并且接着制造掩模)。在本公开实施例中，掩模数据准备132和掩模制造146为分开的元件、阶段或步骤。然而，掩模数据准备132和掩模制造146也可被共同称为掩模数据准备。

掩模数据准备132可包括光学邻近校正(OPC)136、掩模规则检查(MRC)138和光刻工艺检查(LPC)140、光刻工艺检查模型142以及非印刷特征***(NPI)144。光学邻近校正136使用光刻提升技术来补偿图像误差，例如可能从绕射、干涉或其他工艺效应所引起的图像误差。光学邻近校正136可以根据光学模型或规则将辅助特征(例如散射条、衬线及/或锤头(hammerhead))加入至集成电设计布局122，使得在光刻工艺之后，在晶圆上的最终图案通过具有提升的解析度和精度的改善。辅助特征也可称为光学邻近校正图案。在一些实施例中，光学邻近校正图案可包括对应于第一阶绕射、第二阶绕射以及第三阶绕射的图案。对应于第一阶绕射的光学邻近校正图案可被称为第一阶光学邻近校正图案。对应于第二阶绕射的光学邻近校正图案可被称为第二阶光学邻近校正图案。相似地，对应于第三阶绕射的光学邻近校正图案可被称为第三阶光学邻近校正图案。就与印刷特征或主图案相距的距离来说，第一阶光学邻近校正图案最接近主图案，并且第三阶光学邻近校正图案与主图案(主印刷特征)相距最远。第二阶光学邻近校正图案就其与主图案的距离来说属于中间集团(mid-pack)。掩模数据准备132可包括其他解析度提升技术，例如离轴(off-axis)照明、次解析度辅助特征、相位移掩模、其他合适技术或其组合。

掩模规则检查138使用一组掩模创建规则来检查已经在光学邻近校正136中进行处理的集成电路设计布局，该掩模创建规则可以包含某些几何和连接限制，以确保足够的余量(margin)，以解决在半导体工艺中的变化性。掩模规则检查138修改集成电路设计设计布局以补偿在掩模制造146期间的限制。在一些情况下，掩模规则检查138撤消经由光学邻近校正136所执行的部分修改，以匹配掩模创建规则。因此，最后得到的集成电路掩模可能不会在晶圆上产生所期望的集成电路特征。下面将更详细地描述根据本公开实施例的在光学邻近校正136和掩模规则检查138过程中的提升。

光刻工艺检查140模拟将由集成电路制造厂150实施以制造集成电路装置160的工艺。光刻工艺检查140基于集成电路设计布局122模拟该工艺，以创建模拟装置(例如集成电路装置160)。在一个实施例中，如果掩模经由光刻工艺检查模型(或规则)142所述的光刻机台曝光，则光刻工艺检查140确定具有由光学邻近校正136和掩模规则检查138如此修改的特征的假想掩模在晶圆上产生什么形状。模拟的形状被称为轮廓。模拟装置包括集成电路设计布局122的全部或一部分的模拟轮廓。光刻工艺检查模型(或规则)142可以是基于集成电路制造厂150的实际工艺参数。工艺参数可包括与集成电路制造周期的各种工艺相关联的参数、与用于制造集成电路的机台相关联的参数，及/或与工艺的其他方面相关联的参数。光刻工艺检查140考虑各种因素，例如空中图像对比度(aerial image contrast)、焦深(“DOF”)、掩模误差敏感度(“MEEF”)、其他合适因素或其组合。

在经由光刻工艺检查140创建模拟装置之后，如果模拟装置的形状不够接近设计规则而无法满足设计规则，则可以重复在掩模数据准备132中的某些步骤(例如光学邻近校正136和掩模规则检查138)，以进一步改善集成电路设计布局122。如果模拟装置的形状足够接近且满足设计规则，则掩模数据准备132可以进行到非印刷特征***144。非印刷特征***144识别由光刻工艺检查140检查的在IC设计布局122中的多个密集区和多个隔离区。另外，非印刷特征***144可以在集成电路设计布局122中识别非印刷特征，非印刷特征与印刷特征相距一距离，例如在区域中不会影响与印刷特征相关联的曝光区的特征的曝光区。如此识别的非印刷特征***区比光学邻近校正图案(包括第一阶、第二阶以及第三阶光学邻近校正图案)更远离印刷特征。为了桥接多个密集区与多个隔离区之间的图案密度差异，非印刷特征***144可以在集成电路设计布局122的所识别的非印刷特征***区内***多个非印刷特征，非印刷特征比起多个密集区更接近多个隔离区。在一些情况下，非印刷特征***144可以在隔离区内所识别的非印刷特征***区内***多个非印刷特征。这里的非印刷特征将不会转移到半导体晶圆152上。光学邻近校正图案与非印刷特征的不同在于光学邻近校正图案影响对应于印刷印特征的曝光区，但非印刷特征不影响对应于印刷特征的曝光区。在一些实施例中，非印刷特征***可以将由印刷特征和光学邻近校正图案填充的区域之外的区域识别为非印刷特征***区。在那些实施例中，非印刷特征***区和隔离区可以重合。在一些其他实施例中，非印刷特征***144可以考虑某些印刷特征是否对碎片颗粒(debris particle)特别敏感，或者碎片颗粒是否来自已知来源并因此放置在非印刷特征***区。

在替代实施例中，非印刷特征***144在光学邻近校正136之后执行，但在掩模规则检查138之前执行。在此替代实施例中，非印刷特征***144的操作基于光学邻近校正136后的集成电路设计布局122，而不是基于掩模规则检查138和光刻工艺检查140之后的集成电路设计布局。此替代实施例享有益处，其具有掩模规则检查138和光刻工艺检查140来检查在非印刷特征***区中***非印刷特征是否可能违反任何掩模创建规则，或者可能导致违反设计规则的模拟轮廓。

为了清楚起见，应理解掩模数据准备132的上述描述已经简化，并且数据准备可以包括额外特征，例如根据制造规则来修改集成电路设计布局的逻辑操作(logicoperation，LOP)、修改集成电路设计布局的重新定位程序(retarget process，RET)，以补偿由集成电路制造厂150使用的光刻工艺中的限制。另外，在掩模数据准备132期间应用于集成电路设计布局122的程序可以在各种不同的顺序执行。

在掩模数据准备132之后，并且在掩模制造146期间，基于修改后的集成电路设计布局122制造光掩模(掩模)或一组光掩模(掩模)。举例来说，基于修改后的集成电路设计布局122，辐射束(例如：电子束(e-beam)或多个电子束的机制)被用来在掩模(光掩模或倍缩掩模)上形成图案。掩模可以用各种技术形成。在一个实施例中，使用二元(binary)技术形成掩模。辐射束(例如紫外光(UV)束)被用以曝光在晶圆上所涂布的图像敏感材料层(例如：光刻胶)，辐射束会被不透明区阻挡而穿透过透明区。在一个实施例中，二元掩模包括透明基板(例如：熔融石英)和涂布在掩模的不透明区的不透明材料(例如：铬)。在另一个实施例中，掩模使用相位移技术形成，并且可被称为相位移掩模(PSM)。在相位移掩模中，形成在掩模上的图案中的各种特征被配置以具有适当相位差，以提升解析度和成像品质。在各种实施例中，相位移掩模可以是衰减相位移掩模或交替相位移掩模。在一些实施例中，相位移掩模包括由低热膨胀材料(LTEM)或熔融石英制造的基板。低热膨胀材料可包括掺杂二氧化钛(TiO₂)的二氧化硅(SiO₂)。相位移掩模可包括沉积在低热膨胀材料基板上的反射多重层(ML)。多重层可包括多个薄膜对，例如钼-硅(Mo/Si)薄膜对(例如：在每一个薄膜对中的硅层上方或下方的钼层)。或者，多重层可包括钼/铍(Mo/Be)薄膜对或可被配置以高度反射极紫外光的其他合适材料。相位移掩模可包括沉积在多重层上的覆盖层，例如钌(Ru)层。相位移掩模可进一步包括一或多个吸收层和相位移层，例如氮化钽硼(TaBN)层、铬(Cr)层、氧化铁(FeO)层、氧化锆硅(ZrSiO)层、氮化硅(SiN)层、氮氧化钼硅(MoSiON_x)层、氮化钛(TiN)层、氧化钽硼(TaBO)层、氮氧化铬(Cr_xO_yN_z)层、氧化铝(Al_xO_y)层或其组合。吸收层被图案化以定义集成电路设计布局的一个层。

集成电路制造厂150(例如半导体工厂)使用掩模厂130制造的掩模(或多个掩模)来制造集成电路装置160。集成电路制造厂150是集成电路制造企业，其可包括大量设备以制造多个不同集成电路产品。举例来说，集成电路制造厂150具有用于多个集成电路产品的前段工艺(即前段(FEOL)工艺)的制造设备(例如：前段工艺)、为集成电路产品的内部连线及封装提供后段工艺的第二制造设备(即后段(BEOL)工艺)，以及为晶圆代工企业提供其他服务的第三制造设备。在本公开实施例中，使用掩模(或多个掩模)制造晶圆或半导体晶圆152以形成集成电路装置160。半导体晶圆包括硅基板或有材料层形成在其上的其他合适基板。其他合适基板材料包括另一种合适的基本半导体(elementary semiconductor)(例如钻石或锗)；合适的化合物半导体(例如碳化硅、砷化铟或磷化铟)；或合适的合金半导体(例如硅锗碳、磷砷化镓或磷化铟镓)。半导体晶圆152可进一步包括各种掺杂区、介电特征以及多层内部连线(形成在后续制造步骤中)。掩模可被使用在各种工艺中。举例来说，掩模可被使用在离子布植工艺中以在半导体晶圆中形成各种掺杂区、使用在蚀刻工艺中以在半导体晶圆中形成各种蚀刻区及/或其他合适工艺。

参照图2，描述用于在集成电路制造厂150曝光半导体晶圆152的光刻***1500。光刻***1500(也被称为扫描机)可操作以使用特有的辐射源和曝光模式执行光刻曝光工艺。在所示的实施例中，光刻***1500是极紫外光(EUV)光刻***，其被设计以使用具有波长范围在约1nm和约100nm之间的极紫外光辐射来曝光半导体晶圆152。在一些实施例中，光刻***1500包括辐射源102，其产生具有以约13.5nm为中心的波长的极紫外光辐射。在这样的实施例中，辐射源102经由使用雷射将介质(例如锡液滴(droplet))加热成高温电浆，利用雷射引发电浆(laser produced plasma，LPP)来产生极紫外光辐射。

光刻***1500也可进一步包括照明器104，其聚焦和塑形由辐射源102所产生的辐射。照明器104可包括折射光学部件，包括单片透镜(monolithic len)及/或阵列透镜(例如：区域板(zone plate))，并且可包括反射光学部件，包括单片镜及/或镜阵列。为了清楚起见，图2所示的光学部件的数量已经减少，并且在实际的实施例中，照明器104包括数十个甚至数百个透镜及/或镜子。光学部件被布置和对准以将由辐射源102发射的辐射投射到保持在掩模载台108中的掩模106(或罩幕106)上。掩模106经由在图1中的掩模制造146制造。照明器104的光学部件也可沿着光路径对辐射进行塑形，以便在掩模106上产生特定的照明图案。

在穿过掩模106或被掩模106反射之后，辐射被引导通过投影光学模块110(也称为投影光学盒(POB))。与照明器104类似，投影光学模块110可包括折射光学部件，包括单片透镜及/或阵列透镜(例如：区域板)，并且可包括反射光学部件，包括单片镜及/或镜阵列。投影光学模块110的光学部件被布置和对准以引导穿过掩模106或被掩模106反射的辐射，并且将辐射投射到保持在基板载台114中的半导体晶圆152(例如所示的半导体基板或任何其他合适工件)上。除了引导辐射之外，投影光学模块110的光学部件还可以沿着光路径放大辐射、缩小辐射、聚焦辐射及/或以其他方式塑形辐射。

经由投影光学模块110投射在半导体晶片152的辐射引起目标的光敏感成分的变化。在实施例中，半导体晶圆152包括具有光刻胶116的半导体基板。一部分光刻胶116暴露于辐射经历化学转变，使得它们对显影工艺或多或少地敏感。曝光的一部分光刻胶116可以称为曝光区域或多个曝光区域。在示例的实施例中，在曝光之后，光刻胶116经历曝光后烘烤(PEB)、显影、清洗和干燥以完成转变。执行在半导体晶圆152上的后续工艺步骤可以使用剩余的光刻胶116的图案来选择性地处理一部分半导体晶圆152。

如上面所述，许多效应可能导致在光刻胶116中形成的图案与所预期的图案不同。这些可能包括光学效应，例如绕射效应、边缘(fringing)效应以及干涉效应。光刻***1500的各方面也可能引起在图案中的差异。举例来说，集成电路制造***100所提供的照明可能在半导体晶圆152上变化或在多个半导体晶圆152之间变化。换句话说，即使使用无缺陷的光学部件和掩模，光刻***1500内的光束路径和其他光学效应的复杂性也可能导致剂量(即曝光强度)在给定的半导体晶圆152的表面上变化，并且可能导致剂量从晶圆到另一晶圆变化。相似地，由于光束路径、光学部件的品质、半导体晶圆152的变化、光刻胶116表面的不规则性及/或其他因素，投影特征的焦点可能在半导体晶圆152上变化并且在多个半导体晶圆152之间变化。因此，如上面结合图1所述，光学邻近校正图案可被***在半导体晶圆152上的集成电路设计布局122中，以补偿各种光学效应和工艺条件，例如剂量变化、焦点变化、制造缺陷(包括掩模误差)及/或影响在光刻胶116中形成的特征的其他条件。另外，掩模规则检查138和光刻工艺检查140可用于确保***光学邻近校正图案没有违反掩模创建规则和设计规则。

参照图3，显示了根据本公开实施例的制造掩模(例如在图2中的掩模106)的方法300的流程图。如下面所述，方法300将多个非印刷特征***到集成电路设计布局的非印刷特征***(NPI)区中。非印刷特征***区与集成电路设计布局的一个印刷特征组相距一距离，使得与该区域中的非印刷特征相关联的曝光区不影响与该印刷特征组相关联的一个曝光区组。方法300仅是示例，并不限制本公开超过申请专利范围中明确记载的内容。在方法300之前、之间和之后可以提供额外操作，并且在方法300的额外实施例，可以替换、移除或移动一些操作。方法300将结合图1、图2、图4A、图4B以及图4C来描述。

参照图3和图4A，方法300在操作302开始，其接收用于形成集成电路装置的布局400。与在图1中的集成电路设计布局122相似，布局400可以是各种档案格式，并且定义集成电路的设计。在一个实施例中，布局400是GDS(例如：GDSII)档案格式。在另一个实施例中，布局400是OASIS档案格式。在另一个实施例中，布局400是DFII档案格式。然而，布局400可以是现在已知或以后发展的其他格式。布局400可包括印刷特征组401，其将被转移至掩模(例如在图2中的掩模106)，并且经由在图1中的光学邻近校正136修改之后，被转移到半导体晶圆(例如在图2中的半导体晶圆152)。印刷特征组401可包括栅极特征、源极/漏极特征、电容板、扩散区、导电线、导孔、接触及/或其他半导体特征(包括使用互补式金属氧化物半导体(CMOS)工艺所形成的装置的典型特征)。如上面所述，印刷特征组401也可称为主图案401。

布局400可包括围绕印刷特征组401的多个光学邻近校正特征。光学邻近校正特征可包多个第一阶光学邻近校正特征(例如散射条410和槌头415)和多个第二阶光学邻近校正特征(例如散射条420)。第一阶光学邻近校正特征比第二阶光学邻近校正特征更接近打印特征组401。在一些实施例中，布局400可包括多个第三阶光学邻近校正特征。第三阶光学邻近校正比第二阶光学邻近校正特征更远离打印特征组401。如上面所述，第一阶、第二阶以及第三阶光学邻近校正特征作用于第一阶、第二阶以及第三阶绕射，因此影响印刷特征组401的曝光区。然而，光学邻近校正特征不会印刷在半导体晶圆上，因为它们的宽度/长度小于临界尺寸，使得它们不能反射足够的辐射，以曝光在半导体晶圆上的光刻胶。光学邻近校正特征围绕印刷特征组401，并且增加相邻区域中的特征密度。

参照图3且仍参照图4A，方法300接着进行至操作304，其中多个密集区(例如：密集区402)和多个隔离区(例如：隔离区403)被识别。在操作304的识别步骤可以经由确定整个布局400中的图案密度分布来执行。举例来说，可以根据印刷特征、标准单元或功能区块的临界尺寸来确定单位面积。接着，在布局400上调查每一个单位区域的图案密度。接着，可以基于调查结果确定布局400上的图案密度的分布。如果区域内的图案密度超过第一阈值，则可以确定密集区402，并且如果区域内的图案密度低于第二阈值，则可以确定隔离区403。每一个第一阈值和第二阈值可以是布局400上的图案密度分布的统计特征(值)。举例来说，第一阈值可和第二阈值可以是布局400上的图案密度分布的中位数或算术平均值。在一些实施例中，第一阈值可和第二阈值可以是相同的。在一些其他实施例中，第一阈值和第二阈值可以是不同的值。

参照图3和图4B，方法300接着进行至操作306，其中在多个隔离区403中的一者内识别出非印刷特征***区404(NPI区404)。非印刷特征***区404可以与印刷特征组401相距一距离，使得与非印刷特征***区404中的非印刷特征相关联的曝光区不影响与印刷特征组401相关联的曝光区组。如图4B所示，在布局400中识别多个非印刷特征***区404。与光学邻近校正图案410、420以及415(经由作用于第一阶、第二阶以及第三阶绕射而影响印刷特征组401的曝光)相比，非印刷特征***区404更远离印刷特征组401，使得在非印刷特征***区404中的任何非印刷特征不会与辐射源的绕射相互作用，并因此不会影响在晶圆上(例如在图2中的半导体晶圆152)的印刷特征组401的图像。换句话说，非印刷特征***区404比第一阶、第二阶以及第三阶光学邻近校正图案更远离印刷特征组401。在替代的实施例中，非印刷特征***区404可以是具有光学邻近校正图案和印刷特征组401的区域之外的区域。在此替换实施例中，在执行光学邻近校正程序(例如在图1中的光学邻近校正136)，以将光学邻近校正图案结合到主图案或印刷特征组401周围的布局400的区域中之后，来确定非印刷特征***区404。接着，将非印刷特征***区404定位在***光学邻近校正图案的区域之外。在一些实施例中，非印刷特征***区404被设置与主图案(或印刷特征组)401相距一个最小距离405。在一些情况下，最小距离405可以在约200nm与约8000nm之间。为了简单和清楚起见，每一个非印刷特征***区404在图4B中显示为椭圆形，但是应理解非印刷特征***区404可以是任何形状，这取决于印刷特征组401的分布和围绕印刷特征组401的光学邻近校正图案的分布。在一些情况下，取决于用于确定隔离区403的方法，非印刷特征***区404和隔离区403可以大抵重合。举例来说，由于图案密度主要经由印刷特征组401和光学邻近校正特征所贡献，因此印刷特征组401和光学邻近校正之外的区域都可以是隔离区403和非印刷特征***区404。

如下面结合图7的描述，非印刷特征406可以产生比在印刷特征所产生的电场更强的电场，使得碎片颗粒可以被吸引到非印刷特征406并且被非印刷特征406捕获。在一些情况下，由于印刷特征组401的尺寸或形状，或者由于碎片颗粒源，布局400可包括对碎片颗粒特别敏感的某些区域(下面称为“碎片敏感区”)。为了减少碎片颗粒到达碎片敏感区的量，非印刷印特征406可以设置与碎片敏感区相邻或在碎片敏感区附近，以在碎片颗粒到达碎片敏感区之前吸引和捕获碎片颗粒。在那些情况下，非印刷特征***区404的识别步骤可以考虑碎片敏感区的位置。举例来说，非印刷特征***区404可以在隔离区403内被识别，并且与碎片敏感区相邻或在碎片敏感区附近。在那些实施例中，***在非印刷特征***区404中的非印刷特征406不仅基于布局400在制造掩模期间均匀化图案密度分布，而且还延长如此制造的掩模的工作时间(on-time)和寿命(lifetime)。

参照图3和图4C，方法300进行至操作308，其中多个非印刷特征406被***到非印刷特征***区404中。因为非印刷特征***区404在隔离区403内被识别，所以在操作308中***的非印刷特征406提供许多优点。举例来说，多个非印刷特征406增加了多个隔离区域403内或附近的图案密度，并且桥接密集区402与隔离区域403之间的图案密度间隙。经由均匀化图案密度，非印刷特征406可以消除或减轻密集区402与隔离区403之间的蚀刻行为差异。另一方面，因为非印刷特征406将被***到非印刷特征不会影响印刷特征组401的曝光的区域(非印刷特征***区404)，所以非印刷特征406可以用较低的精确度来制造，并因此具有更大的工艺窗口。只要非印刷特征406的数量不会过度降低掩模的蚀刻速率，就可以将更多的非印刷特征406***到非印刷特征***区404，以消除密集区402与隔离区403之间的蚀刻行为差异。为了简单和清楚起见，隔离区403在图4A、图4B以及图4C中显示为圆形，但是应理解隔离区403可以是任何形状，这取决于印刷特征组401的分布和围绕印刷特征组401的光学邻近校正图案的分布。非印刷特征不会印刷在半导体晶圆上，因为它们的宽度/长度小于临界尺寸，使得它们不能反射足够的辐射，以曝光在半导体晶片上的光刻胶。

接着，方法300进行至操作310，其中基于布局400制造掩模。举例来说，掩模可以经由掩模厂130在图1中的掩模制造146来制造。现在参照图5，其中显示了掩模500的剖面图。在一些实施例中，掩模500包括由低热膨胀材料(LTEM)或熔融石英制造的基板501。低热膨胀材料可包括掺杂二氧化钛(TiO₂)的二氧化硅(SiO₂)。接着，多重层(ML)可以沉积在基板501上。多重层502可包括多个薄膜对，例如钼-硅(Mo/Si)薄膜对(例如：在每一个薄膜对中的硅层上方或下方的钼层)。在一些实施例中，每一个钼层可包括约2nm与约4nm之间的厚度(包括约3nm)，并且每一个硅层可包括约3nm与5nm之间的厚度(包括约4nm)。或者，多重层502可包括钼/铍(Mo/Be)薄膜对或可被配置以高度反射极紫外光的其他合适材料。掩模500可包括沉积在多重层上的覆盖层503，例如钌(Ru)层。覆盖层503可具有约1.5nm与约3.5nm之间的厚度(包括约2.5nm)。在覆盖层503上方，掩模500可以进一步包括一或多个吸收层505和相位移层504。举例来说，相位移层504可包括氮化钽硼(TaBN)层、氧化钽硼(TaBO)层或其组合。在一些实施例中，相位移层504可包括具有约40nm与约70nm之间的厚度的氮化钽硼层和具有约0nm与约30nm之间的厚度的氧化钽硼层。吸收层505可包括氮氧化铬(Cr_xO_yN_z)层、氧化铝(Al_xO_y)层或其组合、或氮氧化铬层、铝层以及氮化钽硼层的组合。

现在参照图6，其中显示了围绕主图案508的在掩模500的基板501上的非印刷特征506的剖面图。在一些实施例中，辐射束(例如电子束(e-beam)或多个电子束的机制)被用来图案化在基板501上的主图案和非印刷特征506。非印刷特征506具有在约1nm与300nm之间的范围的宽度507，并且具有在约1nm²和约9000nm²之间的范围的足迹(即面积)。在这些实施例中，非印刷特征506是大抵正方形的，其宽度507在约1nm与30nm之间，并且平面面积在约1nm²与约900nm²之间。在一些实施例中，每一个非印刷特征506被定义在吸收层505和相位移层504的整个厚度之内，从而暴露覆盖层503。如上面所述，因为非印刷特征506的宽度507落在临界尺寸以下，所以由在非印刷特征506内暴露的覆盖层503/多重层502所反射的辐射不会曝光在半导体晶圆中的将被曝光的区域。主图案508可以具有最小特征尺寸509，其可以是主图案508的宽度或长度。在一些实施例中，非印刷特征506的宽度507小于最小特征尺寸509的三分之一(1/3)。

现在参照图7，其中显示了被吸引到掩模500的基板501上的非印刷特征506的碎片颗粒700的示意图。在一些情况下，由钌所形成的覆盖层503可以成为带负电的，并且吸收层505的顶表面可以由于极紫外光辐射而成为带正电的。带负电的覆盖层503和带正电的吸收层505可以形成局部电场，例如在非印刷特征506的电场710和在主图案508内的电场720。因为电场710的密度与宽度507的平方成反比，并且宽度507小于最小特征尺寸509的三分之一，所以电场710比电场720强至少9倍。因此，当带负电的碎片颗粒700经过掩模500的表面附近时，它可能被吸引到非印刷特征506，而不是被吸引到主图案508。如图7所示，更多碎片颗粒600被吸引到非印刷特征506而不是主图案508。因此，本公开的非印刷特征506可以有利地防止碎片颗粒700行进到主图案508，从而在需要掩模清洁之前延长掩模500的工作时间。因为掩模清洁可能会逐渐损坏掩模500，所以本公开的非印刷特征506还可以延长掩模500的寿命。

因此，本公开提供一种掩模和掩模制造方法。在一些实施例中，掩模制造方法包括接收用于形成集成电路装置的布局，其中布局包括印刷特征组。布局的区域被识别，其中区域与印刷特征组相距一距离，使得与在区域中的特征相关联的曝光区不会影响与印刷特征组相关联的曝光区组。非印刷特征被***到区域，并且基于布局制造掩模。在一些实施例中，识别布局的区域的步骤包括：基于布局上的图案密度分布识别隔离区，并且识别在隔离区之一内的区域。在一些实施例中，布局还包括第一阶光学邻近校正(OPC)图案和第二阶光学邻近校正图案。第二阶光学邻近校正图案比第一阶光学邻近校正图案更远离印刷特征组，并且非印刷特征比第二阶光学邻近校正图案更远离印刷特征组。在一些实施例中，布局还包括第三阶光学邻近校正图案。第三阶光学邻近校正图案比第二阶光学邻近校正图案更远离印刷特征组，并且非印刷特征比第三阶光学邻近校正图案更远离印刷特征组。在一些实施例中，非印刷特征被设置与印刷特征组相距最小距离，并且最小距离在约200纳米与约8000纳米之间。在一些实施例中，非印刷特征的每一者包括约1平方纳米与约900平方纳米之间的面积。在一些实施例中，印刷特征组的每一个印刷特征匹配最小特征尺寸，并且非印刷特征的每一者的宽度小于最小特征尺寸的三分之一。

在进一步的实施例中，掩模制造方法包括接收集成电路装置(IC)的布局，并且执行光学邻近校正(OPC)程序，以将光学邻近校正图案与布局结合。光学邻近校正图案围绕主图案，并且位于区域内。在执行光学邻近校正程序之后，将非印刷特征***布局中，其中非印刷特征位于区域之外。基于布局制造掩模。在一些实施例中，光学邻近校正图案包括第一阶光学邻近校正图案和第二阶光学邻近校正图案。第二阶光学邻近校正图案比第一阶光学邻近校正图案更远离主图案，并且非印刷特征比第二阶光学邻近校正图案更远离主图案。在一些实施例中，光学邻近校正图案还包括第三阶光学邻近校正图案。第三阶光学邻近校正图案比第二阶光学邻近校正图案更远离主图案，并且非印刷特征比第三阶光学邻近校正图案更远离主图案。在一些实施例中，非印刷特征与印刷特征组间隔至少最小距离，并且最小距离在约200纳米与约8000纳米之间。在一些实施例中，非印刷特征的每一者包括在约1平方纳米与约900平方纳米之间的面积。

在另一个实施例中，掩模包括：印刷特征组，以及在掩模中的区域中的非印刷特征。区域与印刷特征组相距一距离，使得与在区域中的特征相关联的曝光区不会影响与印刷特征组相关联的曝光区组。在一些实施例中，掩模包括密集区和隔离区。非印刷特征比密集区更接近隔离区。在一些实施例中，掩模包括光学邻近校正(OPC)图案。非印刷特征比光学邻近校正图案更远离印刷特征组。在一些实施例中，光学邻近校正图案包括第一阶光学邻近校正图案和第二阶光学邻近校正图案。在一些实施例中，光学邻近校正图案还包括第三阶光学邻近校正图案。在一些实施例中，非印刷特征与印刷特征组间隔至少最小距离，并且最小距离在约200纳米与约8000纳米之间。在一些实施例中，非印刷特征的每一者包括约1平方纳米与约900平方纳米之间的面积。在一些实施例中，印刷特征组具有最小特征尺寸，并且非印刷特征的每一者包括小于最小特征尺寸的三分之一的宽度。

前述内文概述了许多实施例的特征，使本技术领域中普通技术人员可以从各个方面更佳地了解本公开。本技术领域中普通技术人员应可理解，且可轻易地以本公开为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中普通技术人员也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims (1)

1.一种掩模制造方法，包括：

接收用于形成一集成电路装置的一布局，其中上述布局包括一印刷特征组；

识别上述布局的一区域，其中上述区域与上述印刷特征组相距一距离，使得与在上述区域中的一特征相关联的一曝光区不会影响与上述印刷特征组相关联的一曝光区组；

将多个非印刷特征***到上述区域；以及

基于上述布局制造一掩模。

Images