CN110620618B - 链路均衡参数训练控制电路及方法 - Google Patents
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Abstract
本发明实施例提供一种链路均衡参数训练控制电路及方法，通过对高速串行链路接收端所接收到的串行数据的稳定性进行检测；在检测到串行数据不稳定时，则表明当前接收到的串行数据存在震荡，此时可控制高速串行链路的均衡控制模块停止链路均衡参数的训练，避免在串行数据不稳定期间通过训练得到非最优的链路均衡参数，也即避免了高速串行链路不稳定信号对链路均衡参数训练造成的干扰，从而控制链路均衡参数的训练在信号稳定期间进行，以尽可能得到最优链路均衡参数。
Description
技术领域
本发明涉及通信技术领域，尤其涉及一种链路均衡参数训练控制电路及方法。
背景技术
随着电子行业技术的发展，特别是在传输接口的发展，IEEE 1284被USB(Universal Serial Bus，通用串行总线)接口取代，PATA被SATA(Serial ATA)接口取代，PCI(Peripheral Component Interconnect，外设部件互连标准)被PCI-Express取代，都证明了传统并行接口的速度已经达到一个瓶颈了，取而代之的是速度更快的串行接口，于是高速串行链路SerDes技术应运而生，成为了高速串行接口的主流，SerDes接口在光纤通信领域迅速得到广泛应用。
对于高速SerDes，信号的抖动可能会接近或超过一个符号间隔(UI,UnitInterval)，需要采用一种称作DFE(Decision Feedback Equalization)的非线性均衡器，通过跟踪过去多个UI的数据来预测当前bit的采样门限，只对信号放大，不对噪声放大，可以有效改善SNR(Signal-Noise Ratio，信噪比)，得到的比较理想的结果。但是信道是一个时变的媒介，受如温度、电压和工艺的慢变化等因素的影响，因此需要在高速SerDes每次建链时进行训练，以获得适应信道特征的最优链路均衡参数。
在实际光通讯的相关测试实验中，经常会出现链路所训练的得到链路均衡参数并不是最优的。例如测试使用的测试仪在上电过程中，光信号输出存在振荡，且振荡过程时间很长，高速SerDes在振荡期间训练的链路均衡参数跟正常状态下差距很大，直接导致链路眼图差，甚至会进一步导致出现CRC(Cyclic Redundancy Check循环冗余校验)出错，且自适应功能无法修正。
发明内容
本发明实施例提供的一种链路均衡参数训练控制电路及方法，主要解决的技术问题是：解决现有高速串行链路不稳定信号对链路均衡参数训练造成干扰，导致得不到最优链路均衡参数。
为解决上述技术问题，本发明实施例提供一种链路均衡参数训练控制电路，包括信号稳定检测模块和屏蔽控制模块；
所述信号稳定检测模块用于对高速串行链路接收端所接收到的串行数据的稳定性进行检测；
所述屏蔽控制模块用于在所述信号稳定检测模块检测到所述串行数据不稳定时，控制所述高速串行链路的均衡控制模块停止链路均衡参数的训练。
为解决上述技术问题，本发明实施例还提供一种高速串行链路芯片，包括如上所述的链路均衡参数训练控制电路。
为解决上述技术问题，本发明实施例还提供一种电子设备，包括如上所述的高速串行链路芯片。
为解决上述技术问题，本发明实施例还提供一种链路均衡参数训练控制方法，包括：
对高速串行链路接收端所接收到的串行数据的稳定性进行检测；
在检测到所述串行数据不稳定时，控制停止所述高速串行链路的链路均衡参数的训练。
本发明的有益效果是：
根据本发明实施例提供的链路均衡参数训练控制电路及方法，通过对高速串行链路接收端所接收到的串行数据的稳定性进行检测；在检测到串行数据不稳定时，则表明当前接收到的串行数据存在震荡，此时可控制高速串行链路的均衡控制模块停止链路均衡参数的训练，避免在串行数据不稳定期间通过训练得到非最优的链路均衡参数，也即避免了高速串行链路不稳定信号对链路均衡参数训练造成的干扰，从而控制链路均衡参数的训练在信号稳定期间进行，以尽可能得到最优链路均衡参数。
本发明其他特征和相应的有益效果在说明书的后面部分进行阐述说明，且应当理解，至少部分有益效果从本发明说明书中的记载变的显而易见。
附图说明
图1为本发明实施例一的链路均衡参数训练控制方法流程示意图；
图2为本发明实施例一的控制链路均衡参数训练启动过程的流程示意图；
图3为本发明实施例一的另一控制链路均衡参数训练启动过程的流程示意图；
图4为本发明实施例一的链路均衡参数训练控制电路结构示意图；
图5为本发明实施例二的链路均衡参数训练控制电路结构示意图；
图6为本发明实施例二的两级锁存结构的链路均衡参数训练控制电路结构示意图；
图7为本发明实施例三的链路均衡参数训练控制电路结构示意图；
图8为图7所示的链路均衡参数训练控制电路计数过程示意图；
图9为本发明实施例三的多路SerDes的链路均衡参数训练控制电路结构示意图；
图10为本发明实施例四的链路均衡参数训练控制电路结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，下面通过具体实施方式结合附图对本发明实施例作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
实施例一：
针对现有高速串行链路不稳定信号对链路均衡参数训练造成干扰，导致得不到最优链路均衡参数的问题，本实施例提供了一种链路均衡参数训练控制方法，参见图1所示，包括：
S101：对高速串行链路接收端所接收到的串行数据的稳定性进行检测。
应当理解的是，S101中实现对高速串行链路SerDes接收到的串行数据的稳定性的检测可以通过额外设置能实现该功能的硬件和/或软件实现，也可利用SerDes自身可实现该检测功能的硬件和/或软件实现。且对于传输数据稳定性检测的方式也可根据具体应用场景灵活设定。
S102：在检测到高速SerDes接收端接收到的串行数据不稳定时，控制停止高速串行链路的链路均衡参数的训练。
本实施例中高速SerDes所采用的进行链路均衡参数训练的均衡控制模块可以灵活选择设定，例如一种示例中可采用非线性均衡器进行链路均衡参数的训练。
通过图1所示的检测控制过程，可避免在高速SerDes接收端接收到的信号不稳定期间，进行链路均衡参数的训练，从而避免得到非最优链路均衡参数。在本实施例中，控制停止高速SerDes的链路均衡参数的训练后，控制高速SerDes的链路均衡参数训练的启动，则可包括以下方式中的至少一种：
方式一，参见图2所示，包括：
S201：自控制高速SerDes的均衡控制模块停止链路均衡参数的训练之后开始计时。
S202：在计时值达到第一预设时长t1时，控制启动高速SerDes的均衡控制模块进行链路均衡参数的训练。
方式二：参见图3所示，包括：
S301：检测接收端所接收到的串行数据是否由不稳定变为稳定，如是，转至S302；否则，转至S303。
S302：控制启动高速SerDes的链路均衡参数的训练。
S303：返回S301继续检测。
方式三：采用上述方式一和方式二的结合，也即检测到计时值达到一定时长且当前SerDes接收端接收到的串行数据稳定时，才控制启动高速SerDes的均衡控制模块进行链路均衡参数的训练。
应当理解的是，具体采用上述示例方式中的哪一种实现启动高速SerDes的均衡控制模块进行链路均衡参数的训练可以灵活选择。
如上分析所示，本实施例中链路均衡参数训练控制方法可以通过硬件和/或软件实现，且也可至少部分利用高速SerDes原有的功能模块实现，或者完全增加新的功能模块实现。为了便于理解，本实施例结合一种链路均衡参数训练控制电路以实现上述控制过程进行示例说明。参见图4所示，本实施例中的链路均衡参数训练控制电路包括信号稳定检测模块41和屏蔽控制模块42；
信号稳定检测模块41用于对高速SerDes接收端所接收到的串行数据的稳定性进行检测。
如上分析所示，本实施例中的信号稳定检测模块41可以为新增的功能模块，也可以通过复用高速SerDes原有的功能模块实现，例如一种示例中，可采用高速SerDes的时钟数据恢复(Clock Data Recovery，CDR)模块实现，CDR模块为高速SerDes接收端的重要组成部分，可从串行数据中恢复出时钟信号，并通过电路的调节找到数据的最佳采样点，其性能对整个高速串行传输***有至关重要的影响。该CDR模块可实现时钟失锁检测，当高速SerDes接收端接收到的串行数据不稳定时，CDR模块恢复的时钟也会不稳定，此时失锁检测便会逻辑翻转，实现异常提示；也即，本实施例中，CDR模块可用于从串行数据中恢复出时钟信号，在检测到恢复出的时钟信号不稳定时，则可发出表征信号不稳定的第一控制信号，以提示当前高速SerDes接收端接收到的串行数据不稳定。
应当理解的是，本实施例中CDR模块实现时钟信号是否稳定的判定方式也可灵活设定，例如包括但不限于时钟信号是否发生抖动和/或偏斜等实现时钟信号是否稳定的判定。
屏蔽控制模块42用于在信号稳定检测模块42检测到串行数据不稳定时，控制高速SerDes的均衡控制模块停止链路均衡参数的训练。
如上分析所示，本实施例中的屏蔽控制模块42的实现方式可通过纯硬件实现，也可通过软硬件结合实现，且应当理解的是，所有能实现上述功能的功能模块都可作为本实施例中的屏蔽控制模块42。
可见，本实施例提供的链路均衡参数训练控制方案，可实现检测到串行数据不稳定时，控制高速串行链路的均衡控制模块停止链路均衡参数的训练，避免在串行数据不稳定期间通过训练得到非最优的链路均衡参数，也即避免了高速串行链路不稳定信号对链路均衡参数训练造成的干扰，从而控制链路均衡参数的训练在信号稳定期间进行，以尽可能得到最优链路均衡参数。
且进一步地，本实施例中实现链路均衡参数训练控制的各模块中，至少部分可复用高速SerDes自身现有的功能模块，可进一步降低控制电路的复杂性和成本，方案的实现和控制简单、方便，且能提升集成度。
实施例二：
为了便于理解本发明，本实施例以图4所示的链路均衡参数训练控制电路为示例，以上述图2所示的控制高速SerDes的链路均衡参数训练的启动的方式，对本发明做进一步示例说明。
此时，在本实施例中，屏蔽控制模块还用于在控制均衡控制模块停止链路均衡参数的训练之后开始计时，并在计时值达到第一预设时长t1时，控制启动均衡控制模块进行链路均衡参数的训练。
参见图5所示，图中I表示输入端，O表示输出端，R表示复位控制端。其中定时控制模块422平时处于复位状态，其计时功能不工作，被解复位之后启动计时功能；状态锁存模块421平时处于解复位状态，在该状态下，状态锁存模块421检测到从信号稳定检测模块41输出的第一控制信号，则一直保持输出一个状态的信号以保持对均衡控制模块43进行复位控制，直到状态锁存模块421被解复位之后改变其输出信号的状态，从而实现对均衡控制模块43的解复位控制；均衡控制模块43平时处于解复位状态，在该状态下其可进行链路均衡参数的训练，但当其控制处于复位状态时，则停止进行链路均衡参数的训练。
从图5所示可知，本示例中状态锁存模块421的输入端与信号稳定检测模块41的输出端连接，输出端分别与均衡控制模块43的复位控制端以及定时控制模块422的复位控制端连接；定时控制模块422的输出端与状态锁存模块421的复位控制端连接；其中：
信号稳定检测模块41在检测到高速SerDes接收端接收到的串行数据不稳定时，向状态锁存模块发送表征信号不稳定的第一控制信号，例如输出“1”；
状态锁存模块421接收到第一控制信号后，向定时控制模块422发送第一解复位控制信号以触发定时控制模块422开始计时，并在从定时控制模块422接收到第二复位控制信号之前，对均衡控制模块43进行复位控制，以控制均衡控制模块43停止进行链路均衡参数的训练；状态锁存模块421还用于在后续接收到定时控制模块422发送的第二复位控制信号时，解除对均衡控制模块43的复位控制，此时均衡控制模块43处于解复位状态，可进行链路均衡参数的训练；
定时控制模块422用于根据状态锁存模块421发送的第一解复位控制信号启动本次计时并关闭自身的复位功能(在开启自身的复位功能之前，定时控制模块仅进行本次的计时，而不能被触发新一轮的计时)，在计时值达到第一预设时长t1时，向状态锁存模块421发送第二复位控制信号；
在本实施例中，为了快速的实现高速SerDes接收端接收到的串行数据是否稳定的检测以实现下一轮锁定的快速触发，本实施例中的状态锁存模块421可由多级锁存器实现。为了便于理解，下面以由两级锁存器实现为示例进行说明，参见图6所示，此时的状态锁存模块421包括第一级锁存器4211和第二级锁存器4212，第一级锁存器4211的输入端与信号稳定检测模块41的输出端连接，输出端分别与第二级锁存器4212的输入端和定时控制模块422的复位控制端连接，第二级锁存器4212的输出端与均衡控制模块43的复位控制端连接；定时控制模块422具有分别与第一级锁存器4211的复位控制端和第二级锁存器4212的复位控制端分别连接的第一输出端O1和第二输出端O2；
第一级锁存器4211接收到第一控制信号后，向定时控制模块422发送第一解复位控制信号以触发定时控制模块422开始计时，并在从定时控制模块422接收到第二复位控制信号之前，保持向第二级锁存器4212发送第一控制信号，以及用于接收到定时控制模块422发送的第二复位控制信号时，停止向第二级锁存器4212发送第一控制信号；
第二级锁存器4212用于接收到第一控制信号后，在从定时控制模块422接收到第二复位控制信号之前，保持对均衡控制模块43进行复位控制，以及用于接收到定时控制模块422发送的第二复位控制信号时，解除对均衡控制模块43的复位控制；
定时控制模块用于根据第一解复位控制信号启动本次计时后，在计时值达到第一预设子时长t11时，向第一级锁存器4211发送第二复位控制信号，在计时值达到第一预设子时长t11+第二预设子时长t12时，向第二级锁存器4212发送第二复位控制信号，t1＝t11+t12；这样当计时值到达t1时，如果在t11至t12这个阶段已经检测到高速SerDes接收端接收到的串行数据不稳定时，即可马上又触发第二级锁存器4212实现对均衡控制模块43进行复位控制，且触发定时控制模块422进行下一轮计时。
在本实施例中，定时控制模块422可以在计时值达到t1时才再次开启自身的复位功能，此时只有在定时控制模块422完成本轮计时之后才能被触发启动下一次的计时。但在本实施例中定时控制模块422也可在计时值达到t1之前开启自身的复位功能，此时定时控制模块422在进行本轮计时过程中，如果信号稳定检测模块41又检测到高速SerDes接收端接收到的串行数据不稳定而输出第一控制信号时，则会理解触发新一轮的计时，且第二级锁存器4212可一直持续保持对均衡控制模块43进行复位控制，只有在t11之后的本次计时过程中，高速SerDes接收端接收到的串行数据一直保持稳定时才会对第二级锁存器4212进行复位处理，从而解除对均衡控制模块43的复位控制。例如，本实施例可设置定时控制模块422在t13时刻开启自身的复位功能，该t13可大于等于t11，小于等于t1，本实施例取大于t11，小于t1，此时定时控制模块还用于向第一级锁存器4211发送第二复位控制信号之后，在计时值达到第三预设子时长t13时开启自身的复位功能，并在计时值达到t1之前(也即在t11+t13至t1这个时段)接收到第一解复位控制信号时，重新进入新一轮的计时。这种控制方式也即为实施例中所示的方式三的一种具体结合示例。
可见，本实施例提供的链路均衡参数训练控制电路结构简单，控制准确性和可靠性高，在得到最优链路均衡参数的同时，又能降低控制电路的复杂性和成本。
实施例三：
考虑到高速SerDes一般为多路协同工作，为了节约器件资源，缩小电路尺寸，降低成本，本实施例还可多路高速SerDes共用一个或门电路和一个定时控制模块实现多路高速SerDes的链路均衡参数训练控制。
也即，在本实施例中，可包括至少两路所述信号稳定检测模块和状态锁存模块，一个状态锁存模块和一个信号稳定检测模块对应一条高速SerDes；链路均衡参数训练控制电路还包括多路输入、一路输出的或门控制电路，各条高速SerDes对应的状态锁存模块的输出端与或门控制电路的输入端分别连接，或门控制电路的输出端与所述定时控制模块的复位控制端连接，定时控制模块的定时启动输出端与所述或门控制电路的复位控制端连接；
各条高速SerDes中某一条高速SerDes的状态锁存模块接收到第一控制信号后，通过或门控制电路向定时控制模块发送第一解复位控制信号以触发定时控制模块开始计时，定时控制模块启动计时后在本次计时结束之前，通过定时启动输出端向或门控制电路发送复位控制信号对或门控制电路进行复位控制，并在本次计时结束之后，向或门控制电路发送第三解复位控制信号解除对所述或门控制电路的复位控制。
为了便于理解，本实施例下面结合一种具体的应用电路对进行示例说明。请参见图7所示，其为实现图6所示的电路的一种具体电路实现结构，其中信号稳定检测模块41通过CDR模块实现，控制均衡控制模块43通过DFE模块实现，定时控制模块422通过计数器实现。也即图7为本实施例提供的一种应用于单条高速SerDes的电路示意图，按照图7连接各电路，SerDes链路的CDR模块输出一个时钟锁定状态检测的引脚，连入第一个锁存器(也即第一级锁存器)的输入，第一个锁存器的输出连入第二个锁存器(也即第二级锁存器)的输入，第二个锁存器的输出连入DFE模块的复位引脚。
高速SerDes链路的第一个锁存器的复位端由计数器的一路输出(即图中Ta对应的输出)控制，第二个锁存器由计数器的另一路输出(即图中Tb对应的输出)控制。第一个锁存器的输出(第二个锁存器的输入)连接控制计时器的复位引脚。
可配置默认状态下，CDR失锁检测输出为“0”，即无失锁，则链路上两个锁存器输出均为“0”。DFE模块处于解复位状态；计数器被复位住，高速SerDes链路正常工作。
若高速SerDes链路的CDR模块失锁，检测引脚输出状态“1”(即第一控制信号)，该链路上两个锁存器锁存住状态“1”；DFE模块被复位；计数器解复位开始计数，同时在本次计数完成前关闭自身的复位功能，参见图8所示，设开始计数的时刻为0；计时值达到Ta时，计数器一路输出复位链路的第一个锁存器(即输出第二复位控制信号)；当计数器计数经过(Tb-Ta)到设定的时间T3时完成计数，计数器的另一路输出复位链路的第二个锁存器，同时解复位DFE模块。
本实例中一次计数的时间长度为Tb，在上例中0～Ta时间段内，SerDes链路CDR模块的失锁报警会被忽略，不会导致计数器的重新计数，计数器仅完成本次计数；在Ta之后后续的Tb-Ta时间段内，SerDes链路CDR模块的失锁报警会被记录，并在完成此次计数后，重新触发第二次计数。在本示例中，存在失锁状态的链路，DFE模块一直处于复位状态，即达到屏蔽不稳定信号的作用。
请参见图9所示，图9为示例中适用于多条高速SerDes链路的电路示意图，为节约器件资源，缩小电路尺寸，每一路SerDes仅使用两个锁存器电路，而多路SerDes公用一个或门电路和计数器电路。
按照图9连接各电路，每一路SerDes的CDR模块输出一个时钟锁定状态检测的引脚，连入第一个锁存器的输入，第一个锁存器的输出连入第二个锁存器的输入，第二个锁存器的输出连入DFE模块的复位引脚。
所有高速SerDes链路的第一个锁存器的复位端由计数器的一路输出控制，第二个锁存器由计数器的另一路输出控制。
所有高速SerDes链路的第一个锁存器的输出(第二个锁存器的输入)连入或门电路的输入，或门电路的输出控制计时器的复位引脚，计数器的开始计数引脚控制或门电路的复位引脚。
默认状态下，CDR失锁检测输出为“0”，即无失锁，各链路上两个锁存器输出均为“0”。DFE模块处于解复位状态；或门输出为“0”，计数器被复位住，或门电路处于解复位状态，各高速SerDes链路正常工作。
若某条链路的CDR模块一旦失锁，检测引脚输出状态“1”(即第一控制信号)，该链路上两个锁存器锁存住状态“1”；DFE模块被复位，或门电路输出状态“1”；计数器解复位开始计数，计数状态标志复位住或门电路，设开始计数的时刻为T1；当计数器达到设置的时间T2时，计数器一路输出复位所有链路的第一个锁存器；当计数器计数到设定的时间T3时完成计数，计数器的另一路输出复位所有链路的第二个锁存器，同时解复位或门电路。
可见，图9所示的电路结构中，每一路高速SerDes实现两级锁存，第二个锁存器的输出连入DFE模块的复位引脚，当出现失锁现象时，复位住DFE模块。所有高速SerDes链路的第一个锁存器的复位端由计数器的一路输出控制，第二个锁存器由计数器的另一路输出控制，实现在一次计数期间的不同时刻点分别复位两个锁存器的功能。而各高速SerDes链路上的两个锁存器设计，是为了保证公用计数器被占用期间，各高速SerDes上的CDR失锁状态仍能保留，并在本次计数完成后触发下次的计数。且由上述示例可知，其控制过程为：所有链路上两个锁存器由计数器的输出分别控制，当计数器到达第一个预设点时，复位链路上第一个锁存器，则该段时间内的所有失锁仅触发本次的计数器工作；当计数器完成本次计数时，复位链路上第二个锁存器，并解复位或门电路，若在该段时间内，有新的链路出现CDR失锁，则再次被第一个锁存器保存，并在上次计数器完成计数后，再次触发计数功能，同时复位住该条链路的DFE模块。
计数器计数期间，出现CDR失锁的链路，DFE模块一直处于复位状态，完成计数延时后重新校验CDR失锁状态，直至CDR锁定，打开DFE模块，即达到屏蔽不稳定信号的作用。
本实施例提供的链路均衡参数训练控制电路，与现有技术相比，达到了屏蔽SerDes链路建链初期不稳定信号的效果，有效解决了由于信号不稳定导致的DFE训练参数差的缺点，节约了器件资源，缩小了电路尺寸，降低了成本。
实施例四：
为了便于理解本发明，在本实施例中以实施例一种方式二所示的，在检测到检测到串行数据由不稳定变为稳定时，控制启动高速SerDes的均衡控制模块进行链路均衡参数的训练的方式进行示例说明。
此时，在本实施例中，信号稳定检测模块还用于在检测到串行数据稳定时，发送表征信号稳定的第二控制信号给屏蔽控制模块；
屏蔽控制模块还用于在均衡控制模块当前处于停止链路均衡参数的训练状态，且接收到第二控制信号时，控制启动高速SerDes的均衡控制模块进行链路均衡参数的训练。
另外，为了避免频繁的对均衡控制模块的复位和解复位进行切换控制，在本实施例中，屏蔽控制模块根据接收到的第二控制信号，控制启动高速SerDes的均衡控制模块进行链路均衡参数的训练可包括：检测自接收到第二控制信号后的第二预设时长t2内是否接收到第一控制信号，如否，再控制启动高速SerDes的均衡控制模块进行链路均衡参数的训练；否则，重新进行新一轮的t2时长检测计时。为了便于理解，本实施例下面以一种实现电路结构进行示例说明，参见图10所示，包括：信号稳定检测模块51、屏蔽控制模块包括状态锁存模块521和定时控制模块522，均衡控制模块53可采用与上述各图所示的屏蔽控制模块相同的结构。
在本示例中，信号稳定检测模块51检测到高速SerDes接收端的串行数据不稳定时，发出第一控制信号，状态锁存模块521平时处于解复位状态，接收到第一控制信号之后，则保持将均衡控制模块53进行复位控制，此时均衡控制模块53则停止链路均衡参数的训练。定时控制模块522接收到第一控制信号则不做任何处理。当后续信号稳定检测模块51检测到高速SerDes接收端的串行数据由之前的不稳定变为稳定时，发出第二控制信号，状态锁存模块521接收到第二控制信号但其输出状态仍不改变；定时控制模块522接收到第二控制信号则触发计时，在计时值达到t2过程中，如果又接收到信号稳定检测模块51发送的第一控制信号，则触发重新计时，反之，如果计时值达到t2过程中一直未接收到第一控制信号，则输出对状态锁存模块521进行复位的复位控制信号，状态锁存模块521复位之后，解除对均衡控制模块53的复位控制，均衡控制模块53又可执行链路均衡参数的训练。
另外，应当理解的是，本实施例中的t2的取值可以为0，此时则是屏蔽控制模块在均衡控制模块当前处于停止链路均衡参数的训练状态，且接收到第二控制信号时，立即控制启动高速SerDes的均衡控制模块进行链路均衡参数的训练。
应当理解的是，图10中所示的各模块的具体实现方式可以采用各种硬件、或软硬件结合的方式实现，在此不再赘述。
本实施例通过图10所示的链路均衡参数训练控制电路，也能屏蔽SerDes链路建链初期不稳定信号的效果，有效解决由于信号不稳定导致的DFE训练参数差的缺点，节约了器件资源，缩小了电路尺寸，降低了成本。
实施例五：
本实施例提供了高速SerDes芯片，该芯片包括上述各实施例所示的链路均衡参数训练控制电路。且应当理解的是，本实施例中的高速SerDes芯片可以是各种应用场景中需要采用SerDes链路进行传输的各种芯片。
本实施例还提供了一种电子设备，该电子设备包括包括如上所述的高速SerDes芯片。
显然，本领域的技术人员应该明白，上述本发明实施例的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在计算机存储介质(ROM/RAM、磁碟、光盘)中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。所以，本发明不限制于任何特定的硬件和软件结合。
以上内容是结合具体的实施方式对本发明实施例所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种链路均衡参数训练控制电路，包括信号稳定检测模块和屏蔽控制模块；所述屏蔽控制模块包括状态锁存模块和定时控制模块；
所述信号稳定检测模块用于对高速串行链路接收端所接收到的串行数据的稳定性进行检测, 在检测到所述串行数据不稳定时，向所述状态锁存模块发送表征信号不稳定的第一控制信号；
所述屏蔽控制模块用于在所述信号稳定检测模块检测到所述串行数据不稳定时，控制所述高速串行链路的均衡控制模块停止链路均衡参数的训练，并在控制所述均衡控制模块停止链路均衡参数的训练之后开始计时，在计时值达到第一预设时长t1时，控制启动均衡控制模块进行链路均衡参数的训练；
所述状态锁存模块的输入端与所述信号稳定检测模块的输出端连接，输出端分别与所述均衡控制模块的复位控制端以及所述定时控制模块的复位控制端连接；所述定时控制模块的输出端与所述状态锁存模块的复位控制端连接；
所述状态锁存模块接收到所述第一控制信号后，向所述定时控制模块发送第一解复位控制信号以触发所述定时控制模块开始计时，并在从所述定时控制模块接收到第二复位控制信号之前，对所述均衡控制模块进行复位控制；以及用于接收到所述第二复位控制信号时，解除对所述均衡控制模块的复位控制；
所述定时控制模块用于根据所述第一解复位控制信号启动本次计时并关闭自身的复位功能，在计时值达到所述第一预设时长t1时，向所述状态锁存模块发送第二复位控制信号；
处于复位状态的所述均衡控制模块停止链路均衡参数的训练。
2.如权利要求1所述的链路均衡参数训练控制电路，其特征在于，所述状态锁存模块包括第一级锁存器和第二级锁存器；
所述第一级锁存器的输入端与所述信号稳定检测模块的输出端连接，输出端分别与所述第二级锁存器的输入端和所述定时控制模块的复位控制端连接，所述第二级锁存器的输出端与所述均衡控制模块的复位控制端连接；所述定时控制模块具有分别与所述第一级锁存器的复位控制端和所述第二级锁存器的复位控制端分别连接的第一输出端和第二输出端；
所述第一级锁存器接收到所述第一控制信号后，向所述定时控制模块发送第一解复位控制信号以触发所述定时控制模块开始计时，并在从所述定时控制模块接收到第二复位控制信号之前，保持向所述第二级锁存器发送所述第一控制信号，以及用于接收到所述第二复位控制信号时，停止向所述第二级锁存器发送所述第一控制信号；
所述第二级锁存器用于接收到所述第一控制信号后，在从所述定时控制模块接收到第二复位控制信号之前，对所述均衡控制模块进行复位控制，以及用于接收到所第二复位控制信号时，解除对所述均衡控制模块的复位控制；
所述定时控制模块用于根据所述第一解复位控制信号启动本次计时后，在计时值达到第一预设子时长t11时，向所述第一级锁存器发送第二复位控制信号，在计时值达到第一预设子时长t11+第二预设子时长t12时，向所述第二级锁存器发送第二复位控制信号，所述t1= t11+t12。
3.如权利要求2所述的链路均衡参数训练控制电路，其特征在于，所述定时控制模块还用于向所述第一级锁存器发送第二复位控制信号之后，在计时值达到第三预设子时长t13时开启自身的复位功能，并在计时值达到所述t1之前接收到所述第一解复位控制信号时，重新进入新一轮的计时；
所述第三预设子时长t13大于等于所述t11，小于所述t1。
4.如权利要求1所述的链路均衡参数训练控制电路，其特征在于，包括至少两路所述信号稳定检测模块和状态锁存模块，一个状态锁存模块和一个信号稳定检测模块对应一条高速串行链路；
所述链路均衡参数训练控制电路还包括多路输入、一路输出的或门控制电路，所述各条高速串行链路对应的状态锁存模块的输出端与所述或门控制电路的输入端分别连接，所述或门控制电路的输出端与所述定时控制模块的复位控制端连接，所述定时控制模块的定时启动输出端与所述或门控制电路的复位控制端连接；
所述各条高速串行链路中某一条高速串行链路的状态锁存模块接收到第一控制信号后，通过所述或门控制电路向所述定时控制模块发送第一解复位控制信号以触发所述定时控制模块开始计时，所述定时控制模块启动计时后在本次计时结束之前，通过所述定时启动输出端向所述或门控制电路发送复位控制信号对所述或门控制电路进行复位控制，并在本次计时结束之后，向所述或门控制电路发送第三解复位控制信号解除对所述或门控制电路的复位控制。
5.如权利要求1所述的链路均衡参数训练控制电路，其特征在于，所述信号稳定检测模块还用于在检测到所述串行数据稳定时，发送表征信号稳定的第二控制信号给所述屏蔽控制模块；
所述屏蔽控制模块还用于在所述均衡控制模块当前处于停止链路均衡参数的训练状态，且接收到所述第二控制信号时，控制启动所述高速串行链路的均衡控制模块进行链路均衡参数的训练。
6.如权利要求5所述的链路均衡参数训练控制电路，其特征在于，所述屏蔽控制模块根据所述第二控制信号，控制启动所述高速串行链路的均衡控制模块进行链路均衡参数的训练包括：检测自接收到所述第二控制信号后的第二预设时长t2内是否接收到第一控制信号，如否，控制启动所述高速串行链路的所述均衡控制模块进行链路均衡参数的训练。
7.如权利要求1-6任一项所述的链路均衡参数训练控制电路，其特征在于，所述信号稳定检测模块为时钟数据恢复模块；
所述时钟数据恢复模块用于从所述串行数据中恢复出时钟信号，检测到所述时钟信号不稳定时，发送表征信号不稳定的第一控制信号。
8.一种高速串行链路芯片，其特征在于，包括如权利要求1-7任一项所述的链路均衡参数训练控制电路。
9.一种电子设备，其特征在于，包括如权利要求8所述的高速串行链路芯片。
10.一种链路均衡参数训练控制方法，应用于如权利要求 1-7中任一项所述的链路均衡参数训练控制电路，所述方法包括：
对高速串行链路接收端所接收到的串行数据的稳定性进行检测；
在检测到所述串行数据不稳定时，控制停止所述高速串行链路的链路均衡参数的训练；
所述控制停止所述高速串行链路的链路均衡参数的训练之后，还包括：
自控制所述高速串行链路的均衡控制模块停止链路均衡参数的训练之后开始计时并关闭自身的复位功能，在计时值达到第一预设时长t1时，控制启动所述高速串行链路的均衡控制模块进行链路均衡参数的训练；
或，
检测到所述接收端所接收到的串行数据稳定时，控制启动所述高速串行链路的链路均衡参数的训练。
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