CN110620095A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN110620095A
CN110620095A CN201910332638.8A CN201910332638A CN110620095A CN 110620095 A CN110620095 A CN 110620095A CN 201910332638 A CN201910332638 A CN 201910332638A CN 110620095 A CN110620095 A CN 110620095A
Authority
CN
China
Prior art keywords
vapor chamber
integrated circuit
dimensional integrated
chamber cover
heat
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910332638.8A
Other languages
English (en)
Inventor
顾诗章
林宗澍
陈琮瑜
洪文兴
李虹錤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN110620095A publication Critical patent/CN110620095A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/20—Cooling means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4882—Assembly of heatsink parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/427—Cooling by change of state, e.g. use of heat pipes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/427—Cooling by change of state, e.g. use of heat pipes
    • H01L23/4275—Cooling by change of state, e.g. use of heat pipes by melting or evaporation of solids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4006—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws
    • H01L2023/4037—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws characterised by thermal path or place of attachment of heatsink
    • H01L2023/4056—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs with bolts or screws characterised by thermal path or place of attachment of heatsink heatsink to additional heatsink
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29109—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/29124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29193—Material with a principal constituent of the material being a solid not provided for in groups H01L2224/291 - H01L2224/29191, e.g. allotropes of carbon, fullerene, graphite, carbon-nanotubes, diamond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H01L2224/29291—The principal constituent being an elastomer, e.g. silicones, isoprene, neoprene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29317—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/29324—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29355—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/29386—Base material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • General Engineering & Computer Science (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

一种半导体装置及其制造方法，半导体装置包括蒸气室盖体，蒸气室盖体用于使用高性能处理器(例如，图形处理单元)的高功率应用，例如衬底上晶片上芯片应用。蒸气室盖体提供热解决方案，从而增强具有多个芯片的封装的热性能。蒸气室盖体会改善高性能芯片中(例如三维集成电路封装级)的散热。

Description

半导体装置及其制造方法
技术领域
本发明的实施例是有关于一种半导体装置及其制造方法。
背景技术
三维集成电路的典型的问题是操作期间散热。由于在过高温度下操作而长时间暴露管芯可能会降低管芯的可靠性及工作寿命。如果管芯是产生大量热量的计算管芯(例如，中央处理单元(central processing unit，CPU))，则这个问题可能变得严重。因此，需要热转移方面的改善。
发明内容
一种制造半导体装置方法包括：在衬底上布置多管芯堆叠半导体装置；以及在多管芯堆叠半导体装置之上放置蒸气室盖体，其中蒸气室盖体的第一表面的热输入区域热耦合到多管芯堆叠半导体装置的表面。
一种制造半导体装置方法包括：将三维集成电路模块结合到衬底；以及在三维集成电路模块之上布置蒸气室热散布器，其中蒸气室热散布器的第一表面的热引入区域热耦合到三维集成电路模块的表面。
一种半导体装置包括衬底、三维多管芯堆叠封装以及蒸气室顶盖。三维多管芯堆叠封装电耦合到衬底。蒸气室顶盖包括位于蒸气室顶盖的第一侧上的热吸收区域及位于蒸气室顶盖的与第一侧相对的第二侧上的热驱除区域，蒸气室顶盖的热吸收区域热耦合到三维多管芯堆叠封装的表面。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减少各种特征的尺寸。
图1A示出根据实施例的包括三维集成电路(three-dimensional integratedcircuit，3D-IC)封装的半导体装置，三维集成电路封装包括蒸气室盖体(vapor chamberlid，VC-Lid)。
图1B示出根据一些实施例的沿蒸气室盖体的中心截取的横截面的详细视图，且图1B进一步示出根据实施例的蒸气室盖体在操作期间的一般功能流程。
图2示出根据实施例的包括耦合到三维集成电路封装的蒸气室盖体的散热器的半导体装置。
图3示出根据实施例的包括耦合到三维集成电路封装的蒸气室盖体的蒸气室散热器(vapor chamber heat sink，VC-HS)的半导体装置。
图4示出根据实施例的包括耦合到三维集成电路封装的蒸气室盖体的传导片的半导体装置。
图5示出根据另一实施例的包括三维集成电路封装的半导体装置，三维集成电路封装包括蒸气室盖体。
图6示出根据实施例的包括蒸气室散热器及不具有蒸气室盖体的三维集成电路封装的半导体装置，蒸气室散热器耦合到半导体装置的三维集成电路模块。
图7到图8示出根据一些实施例的集成衬底上内部扇出型(internal fan out onsubstrate，InFO oS)蒸气室盖体。
图9到图10示出根据一些实施例的具有集成***晶片蒸气室盖体的***晶片封装。
图11到图12示出根据一些实施例的具有穿插着粘合材料的热界面材料的***晶片封装。
图13示出根据一些实施例的具有蒸气室散热器的***晶片封装。
除非另有说明，否则不同图中对应的编号及符号一般指代对应的部件。绘制图片以清晰地示出实施例的相关方面但不必按比例绘制。另外，虚线轮廓绘示其中封装的一个层或一个组件位于另一层或另一组件之下或之后的区。
[符号的说明]
100：半导体装置
103：三维集成电路封装衬底
105：三维集成电路模块
107：中介层
109：模块外部连接件
110：底部填充材料
111：第一热界面材料
113：第二热界面材料
115：三维集成电路处理器
117：三维集成电路存储器管芯
119：三维集成电路逻辑界面
121：表面侧接触件
123：芯片侧接口结合件
125：包封体
127：导热环
128：空腔
129：第三热界面材料
131：蒸气室盖体
133：外壳
135：蒸气室
137：工作流体(WF)
139：块状馈送芯层
141：热接触件
142：热排放区域
143：蒸发器
145：金属导线
200、300、400、500、600：布置
201：散热器
213：第四热界面材料
313：第五热界面材料
331：蒸气室散热器
401：传导片
513：第六热界面材料
531：嵌入式蒸气室盖体/悬置式蒸气室盖体/蒸气室盖体
533：凸缘
535：蒸气室盖体框架
615、1215：间隙
700：衬底上内部扇出型封装
701：***衬底
703、705、903、905：***芯片管芯
707、907：模塑化合物
731：集成衬底上内部扇出型蒸气室盖体
801：内部扇出型重布线层
803：导电层
805：介电层
807：内部扇出型接触件
815：外部封装接触件
900、1000、1300、1301：***晶片封装
901：支撑晶片
903A、905A、903B、905B、903C、905C：***芯片管芯
931：***晶片蒸气室盖体
1001：晶片级重布线层
1011：套接模块
1013：外部连接
1015：螺纹间隔件
1017：紧固件
1113：粘合层
1311：印刷电路板
D1：第一距离
D2：第二距离
D3：第三距离
D4：第四距离
Die W1：第一管芯宽度
Die W2：第二管芯宽度
Gap D1：第一管芯间隙
Gap D2：第二管芯间隙
H100、H103、H131、H201、H300、H331、H615：高度
H400、H500：总高度
L731、L931：长度
R901：半径
T111：第一厚度
T113：第三厚度
T127：第二厚度
T129：第三厚度
T213：第四厚度
T313：第五厚度
T401、T535、T811、T813：厚度
T402：组合厚度
W103、W131、W331、W533、W731、W931：宽度
W127、W531：第一宽度
W811：环宽度。
具体实施方式
以下公开内容提供用于实施本发明的不同特征的许多不同的实施例或实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开在各种实例中可重复使用参考编号和/或字母。此种重复使用是为了简明及清晰起见，且自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所用的空间相对性描述语可同样相应地进行解释。
三维集成电路提供减少封装组件的实体尺寸且使更多数目的组件能够被放置在给定的芯片区域中的许多解决方案。三维集成电路组件所提供的一种解决方案是将管芯堆叠在彼此的顶部上且通过连接件(例如，硅穿孔(through-silicon via，TSV))对所述管芯进行内连或布线。三维集成电路的一些有益之处例如包括：更小的占用区域(footprint)；通过缩短信号内连的长度降低功耗；以及如果在组装之前对单个管芯进行单独测试，则改善良率及制作成本。三维集成电路组件的一个挑战是在操作期间处理散热及管理热点(thermal hotspot)。
本文所阐述的实施例涉及一种半导体装置及其制造方法，所述半导体装置包括用于使用高性能处理器(例如，图形处理单元(graphics processing unit，GPU))的高功率应用(例如，衬底上晶片上芯片(chip-on-wafer-on-substrate，CoWoS)应用)的蒸气室盖体。在实施例中，热解决方案会增强具有多个芯片封装的衬底上晶片上芯片的热性能。在实施例中，在包括高性能多芯片堆叠技术的三维集成电路封装中散热会得到改善，其中堆叠芯片的高功率密度介于约50W/cm2与约300W/cm2之间，且在高性能芯片封装中可实现热点的散热，高性能芯片封装包括例如三维集成电路封装(3D-IC package，3D-IC PKG)级。
在一些实施例中，可利用各种技术(例如，晶片上芯片(chip-on-wafer，CoW)上的蒸气室盖体、具有铜(Cu)片的蒸气室盖体、嵌入式蒸气室盖体)实现盖体热扩散效应的增加及封装热阻的减少。一些实施例的设计可为自适应的且提供与其他现有的热解决方案供应链兼容的简易实施方案。
现在参照图1A，此图示出包括三维集成电路封装衬底103的半导体装置100，三维集成电路封装衬底103结合到三维集成电路模块105的第一侧。三维集成电路封装衬底103可电耦合且实体耦合到位于与三维集成电路模块105的三维集成电路封装衬底103的一侧相对的一侧上的另一衬底。另一衬底可提供结构基础以及三维集成电路封装衬底103和/或三维集成电路模块105与其他器件及***之间的电接口。在一些实施例中，三维集成电路封装衬底103可结合到另一衬底，例如，用于将各种电子组件彼此内连的印刷电路板，以为用户提供期望的功能。在其他实施例中，三维集成电路封装衬底103可结合到另一衬底，例如，包括多个导电层的重布线层，所述多个导电层中的一些导电层是其他衬底内的中间层。在一些实施例中，三维集成电路封装衬底103可结合到另一衬底，例如，包括电子元件(例如，电阻器、电容器、信号分布电路***、其组合等)的衬底。这些电子元件可为有源的、无源的、或其组合。在其他实施例中，三维集成电路封装衬底103可结合到其中不具有有源电子元件及无源电子元件二者的衬底。所有此种组合均旨在包括在实施例的范围内。
在实施例中，三维集成电路封装衬底103可为母衬底且可包括第一半导体管芯，例如包括多个结构(例如由各种半导体衬底材料(例如硅(Si)、碳化硅(Sic)、砷化镓(GaAs)、氮化镓(GaN)等)形成的衬底)的逻辑管芯/中介层(interposer)。可形成有源装置和/或无源装置(例如，晶体管、二极管、电阻器、电容器等)的组合作为三维集成电路封装衬底103的部分来建构功能电路***。另外，可在介电材料层之间利用交替的导电材料(例如，铜、铝、合金、经掺杂的多晶硅、其组合等)层以在有源装置与无源装置之间形成内连并且同时提供到三维集成电路封装衬底103的外部连接的通路(access)。也可形成衬底穿孔以提供从三维集成电路封装衬底103的一侧到三维集成电路封装衬底103的另一侧的电连接。在实施例中，三维集成电路封装衬底103具有介于约1mm与约3mm之间(例如，约1.8mm)的高度H103以及介于约30mm与约100mm之间(例如，约60mm)的宽度W103。
在实施例中，三维集成电路封装衬底103可使用外部连接件(其可为例如，焊料球)结合到另一衬底。三维集成电路封装衬底103的外部连接件可提供三维集成电路封装衬底103与三维集成电路封装衬底103所结合到的衬底之间的电连接及热连接。然而，可利用将三维集成电路封装衬底103电附接及实体附接到另一衬底的其他方法(例如，受控塌陷芯片连接(controlled collapse chip connection，C4)凸块、微凸块、支柱、柱、或其他由导电材料(例如，焊料、金属或金属合金)形成的结构)来促成三维集成电路封装衬底103与三维集成电路封装衬底103所结合到的衬底之间的电连接、实体连接及热连接。
三维集成电路模块105可包括半导体堆叠管芯，例如存储器、闪存、转换器、传感器、逻辑管芯、中介层等，所述半导体堆叠管芯可结合三维集成电路封装衬底103使用以为用户提供期望的功能。在特定实施例中，三维集成电路模块105可被视为(三维集成电路封装衬底103母衬底的)子衬底(daughter substrate)且包括多个结构，例如，由各种半导体衬底材料(例如，硅(Si)、碳化硅(Sic)、砷化镓(GaAs)、氮化镓(GaN)等)形成的中介层107。可形成有源装置和/或无源装置(例如，晶体管、二极管、电阻器、电容器等)的组合作为中介层107的部分来构造功能电路***。另外，中介层107可包括一系列交替的导电材料(例如，铜、铝、合金、经掺杂的多晶硅、其组合等)层，可在介电材料层之间利用所述交替的导电材料层以在有源装置与无源装置之间形成内连并且还提供到模块外部连接件109(例如，三维集成电路模块的外部连接)的通路。
在实施例中，三维集成电路模块105使用模块外部连接件109(其可为例如，焊料球)结合到三维集成电路封装衬底103。模块外部连接件109提供三维集成电路模块105与三维集成电路封装衬底103之间的电连接及热连接。然而，可利用将三维集成电路模块105电附接及实体附接到三维集成电路封装衬底103的其他方法(例如，受控塌陷芯片连接凸块、微凸块、支柱、柱、或其他由导电材料(例如，焊料、金属或金属合金)形成的结构)来促成三维集成电路模块105与三维集成电路封装衬底103之间的电连接、实体连接及热连接。
在一些实施例中，三维集成电路模块105可包括例如可用于三维智能网络TV图形的处理或其他处理密集型应用的多个高性能半导体管芯。如图1A所示，三维集成电路模块105可包括三维集成电路处理器115(例如，中央处理单元、图形处理单元)及三维集成电路存储器管芯117(例如，高带宽存储器(high bandwidth memory，HBM)、存储器立方体(memory cube)、存储器堆叠体(memory stack)等)，三维集成电路处理器115与三维集成电路存储器管芯117被包封体125分隔开。在实施例中，三维集成电路处理器115通过经由芯片侧接口结合件123结合到三维集成电路处理器115的三维集成电路逻辑界面119来耦合到中介层107。另外，三维集成电路逻辑界面119可包括一系列交替的导电材料(例如铜、铝、合金、经掺杂的多晶硅、其组合等)层以在存储器管芯117与三维集成电路处理器115之间形成内连并提供到三维集成电路逻辑界面119的通路。三维集成电路模块105的所述多个半导体管芯可通过多个表面侧接触件121结合到中介层107。在实施例中，表面侧接触件121可为微凸块。
图1A还示出对三维集成电路封装衬底103的顶表面施加第一热界面材料(thermalinterface material，TIM)111以及对三维集成电路模块105的顶表面施加第二热界面材料113。在实施例中，第一热界面材料111可为与油脂或凝胶的机械性质相似的粘性硅化合物。第一热界面材料111用于通过填充在微细不均匀表面之间产生的微小气穴(microscopicair pocket)(例如，三维集成电路封装衬底103的表面与上覆的材料之间的区)中来改善电传导和/或热传导；举例来说，第一热界面材料111也可具有单位为瓦特/米-开尔文(W/mK)的介于约1W/mK与约10W/mK之间(例如，约4W/mK)的热导率(即，“k值”)。
在一些实施例中，第一热界面材料111是含有悬浮在硅油脂中的银、镍或铝颗粒的金属系热膏。在其他实施例中，可施加填充有陶瓷粉末(例如，氧化铍、氮化铝、氧化铝或氧化锌)的非导电陶瓷系膏。在其他实施例中，第一热界面材料111可代替地为固体材料，而不是具有与凝胶或油脂相似的稠度的膏。在此实施例中，第一热界面材料111可为导热的固体材料薄片。在特定实施例中，作为固体的第一热界面材料111可为铟、镍、银、铝、其组合及其合金等或者其他导热固体材料薄片。也可利用任何合适的导热材料，且所有此种材料均旨在包括在实施例的范围内。
第一热界面材料111围绕三维集成电路模块105但在横向上与三维集成电路模块105分隔开被注入或放置在三维集成电路封装衬底103上。在实施例中，第一热界面材料111具有介于约20μm与约200μm之间(例如，约60μm)的第一厚度T111。然而，也可使用任何其他合适的厚度。另外，第一热界面材料111可与三维集成电路模块105间隔开介于约2mm与约20mm之间(例如，约2.5mm)的第一距离D1。
第二热界面材料113可被施加到蒸气室盖体131的表面或三维集成电路模块105的顶表面以提供三维集成电路模块105与上覆的蒸气室盖体131之间的热界面。在实施例中，第二热界面材料113可与第一热界面材料111相似且可与第一热界面材料111同时被施加，但第二热界面材料113也可与第一热界面材料111不同。在实施例中，第二热界面材料113可以固体、油脂或凝胶稠度的形式被施加，或者可作为膜型热界面材料(例如，碳纳米管(carbon nanotube，CNT)或石墨系热界面材料)被施加。在一些实施例中，第二热界面材料113被形成为具有介于约20μm与约200μm之间(例如，约60μm或约120μm)的第三厚度T113。然而，可使用任何合适的厚度。根据一些实施例，举例来说，第二热界面材料113可具有单位为瓦特/米-开尔文(W/mK)的介于约1W/mK与约30W/mK之间(例如，约4W/mK)的热导率(即，“k值”)。然而，可使用任何合适的热导率值。
图1A还示出位于第一热界面材料111上的导热环127可在横向上与三维集成电路模块105分隔开第一距离D1且还可延伸以环绕三维集成电路模块105，从而在导热环127的内壁之间形成空腔128。然而，可使用任何合适的距离。在实施例中，导热环127与三维集成电路模块105之间的横向间隔在三维集成电路模块105的每一侧周围可为等距的。在其他实施例中，导热环127与三维集成电路模块105之间的横向间隔在三维集成电路模块105的每一侧周围可为不同的，例如，在一侧上，导热环127可在横向上分隔开第一距离D1且在另一侧，所述环可在横向上分隔开与第一距离D1不同的第二距离D2。在实施例中，导热环127用于提供从第一热界面材料111到上覆的蒸气室盖体131的热路径。
在实施例中，导热环127可包含导热材料，例如，具有单位为瓦特/米-开尔文(W/mK)的大于约1W/mK的热导率(即，“k值”)(例如，介于约10W/mK与约400W/mK之间(例如，约380W/mK)的热导率)的材料。然而，可使用任何合适的热导率。在特定实施例中，导热环127可包含例如铜的金属，但也可使用任何其他合适的金属(例如，铝等)。相似地，也可利用介电材料(例如，硅)，只要所述介电材料适合将热量从三维集成电路封装衬底103传输到蒸气室盖体131即可。
在实施例中，导热环127可为蒸气室环，且可由与如上所述蒸气室盖体131相似的材料形成且可在操作期间发挥与蒸气室盖体131相似的作用。根据一些实施例，蒸气室环的材料可与蒸气室盖体131的材料不同。在其他实施例中，蒸气室环的材料与蒸气室盖体131的材料可为相同的。在一些实施例中，蒸气室环可用于提供从衬底到热耦合上覆结构(例如，蒸气室盖体131)的分布式热转移(distributed heat transfer)。在其他实施例中，蒸气室环可不热耦合到上覆的结构，而是可提供从衬底到环境的分布式热转移。因此，导热环127可甚至进一步增加从三维集成电路封装衬底103离开的热转移的有效性及效率。
在实施例中，导热环127可被放置在第一热界面材料111上，且在一个实施例中，导热环127可具有介于约0.5mm与约3mm之间(例如，约0.7mm)的第二厚度T127。相似地，导热环127可具有介于约3mm与约12mm之间(例如，约5mm)的第一宽度W127。在一些实施例中，第一热界面材料111可用作用于中介层107的后续形成的底部填充胶的流动障碍。
在另一实施例中，可使用多个导热环127，而不是仅有环绕三维集成电路封装衬底103上的三维集成电路模块105的单个导热环127。在此实施例中，多个导热环127被放置在第一热界面材料111上，例如，其中一个环位于另一导热环127内。通过使用多个导热环127而不是单个导热环，可提供附加的支撑。
在实施例中，可执行热处理，其中第一热界面材料111是液体或半固体形式，以将第一热界面材料111固化从而使第一热界面材料111成为固体。可通过将第一热界面材料111放置到例如炉中并对第一热界面材料111进行加热来执行热处理。然而，所述固化并非旨在仅限于此。而是，也可利用用于固化第一热界面材料111的任何合适的方法，例如，对第一热界面材料111进行照射或甚至允许第一热界面材料111在室温下固化。用于固化第一热界面材料111的所有合适的方法均旨在包括在实施例的范围内。
图1A还示出在三维集成电路封装衬底103与三维集成电路模块105之间施加底部填充材料110(例如，底部填充胶)。在实施例中，底部填充材料110是二氧化硅填充的环氧树脂，且底部填充材料110可用于填充三维集成电路封装衬底103与三维集成电路模块105之间的间隙空间。底部填充材料110通过将应力分布在三维集成电路封装衬底103的顶表面上而不是使所述应力集中在例如模块外部连接件109中来增加机械可靠性。另外，底部填充材料110提供包封以隔离外部环境中的水分及污染物。
在实施例中，底部填充材料110可被注入到三维集成电路封装衬底103与三维集成电路模块105之间的区中。在实施例中，底部填充材料110是使用喷嘴注入，所述喷嘴在三维集成电路封装衬底103及三维集成电路模块105周围移动，且同时以相对高的压力将底部填充材料110注入到三维集成电路封装衬底103与三维集成电路模块105之间的区中。
图1A还示出将第三热界面材料129放置在导热环127之上。在实施例中，第三热界面材料129可与第一热界面材料111相似且可用于提供导热环127(且因此三维集成电路封装衬底103)与上覆的蒸气室盖体131之间的热界面。因此，第三热界面材料129也可具有单位为瓦特/米-开尔文(W/mK)的介于约1W/mK与约10W/mK之间(例如，约4W/mK)的热导率(即，“k值”)。在实施例中，第三热界面材料129可以固体、油脂或者凝胶稠度的形式在导热环127上形成为具有介于约50μm与约200μm之间(例如，约100μm)的第三厚度T129。然而，可使用任何合适的厚度。如果第三热界面材料129被设置为非固体，则可将第三热界面材料129固化以使第三热界面材料129凝固。
图1A还示出将蒸气室盖体(VC-Lid)131放置在三维集成电路封装衬底103及三维集成电路模块105之上，且蒸气室盖体131接触第三热界面材料129及第二热界面材料113。在实施例中，蒸气室盖体131被部署成保护三维集成电路封装衬底103及三维集成电路模块105以及任何下伏的衬底，且还被部署成帮助将从三维集成电路封装衬底103及三维集成电路模块105产生的热量扩散在更大的区域之上，特别是对于例如三维集成电路封装应用等高功率应用(例如，衬底上晶片上芯片应用)来说。在实施例中，蒸气室盖体131可包含铜、铝、其他金属、合金、其组合或具有高的电导率及热导率的其他材料。在实施例中，蒸气室盖体131具有介于约2mm与约4mm之间(例如，约3mm)的高度H131且具有介于约30mm与约100mm之间(例如，约60mm)的宽度W131。根据实施例，一旦被封装，半导体装置100便可具有介于约3mm与约7mm之间(例如，约4.8mm)的高度H100。根据一些实施例，蒸气室盖体131可在第一热扩散方向(kxy)上具有单位为瓦特/米-开尔文(W/mK)的例如介于约10000W/mK与约20000W/mK之间的热导率(即，“k值”)，且在第二热扩散方向(kz)上具有单位为瓦特/米-开尔文(W/mK)的例如介于约200W/mK与约7000W/mK之间的热导率。然而，可使用任何合适的热导率值。
参照图1B，此图示出蒸气室盖体131的详细剖视图。在实施例中，蒸气室盖体131包括外壳133，外壳133封闭、气密性地密封且界定外壳133的内壁之间的空腔，从而在蒸气室盖体131内提供蒸气室135。蒸气室盖体131的外壳133包含具有高的热导率及低的热膨胀系数(coefficient of thermal expansion，CTE)的材料。根据实施例，蒸气室盖体131包含例如铜、铜合金、铜钨(CuW)或碳化硅铝(AlSiC)等材料。也可使用其他合适的导热材料和/或绝热材料。在实施例中，蒸气室盖体131具有与三维集成电路封装衬底103的低热膨胀系数实质上相似的低热膨胀系数。
蒸气室盖体131的外壳133的厚度取决于包括但不仅限于以下若干因素：三维集成电路模块105的多个半导体管芯中的一者或多者的散热率、外壳133的材料的热导率、外部散热器的存在、半导体装置100的期望尺寸以及三维集成电路模块105的所述多个半导体管芯的表面积。根据一些实施例，蒸气室盖体131的外壳133可包括具有实质上均匀厚度的导热材料片。在其他实施例中，蒸气室盖体131的外壳133可包括具有不同厚度的导热材料片。然而，可利用任何合适的导热材料形式及任何合适的厚度变型。
在一些实施例中，蒸气室135的尺寸在整个蒸气室盖体131中可为均匀的。举例来说，蒸气室135在整个蒸气室盖体131中可具有相同的高度、相同的长度以及相同的深度。在其他实施例中，蒸气室135的尺寸中的一者或多者可在整个蒸气室盖体131中变化。举例来说，蒸气室135在蒸气室盖体131内的不同部分处可具有一个或多个不同的高度、不同的长度以及不同的深度。在实施例中，蒸气室盖体131的蒸气室135可具有介于约2mm与约4mm之间(例如，约3mm)的高度H131。然而，可利用任何合适的高度或尺寸。
举例来说，如图1B所示，根据实施例，密封在蒸气室盖体131内的蒸气室135可含有蒸发及冷凝的液体，例如，用作蒸气室盖体131的工作流体(working fluid，WF)137的两相可气化液体。工作流体137是具有相对高的气化潜热(latent heat of vaporization)的液体以将热量分散远离三维集成电路模块105。蒸气室盖体131还包括用于接收工作流体137的块状馈送芯层139。块状馈送芯层139可被容纳并密封在蒸气室135内且沿界定蒸气室135的外壳133的内壁被定位。在实施例中，块状馈送芯层139可具有介于约0.1mm到约0.5mm之间的平均厚度。然而，可使用任何合适的厚度。
如图1B进一步所示，块状馈送芯层139可包括蒸发器143(例如，金属化碳纳米管蒸发器)，蒸发器143包括彼此相邻地排列并交织在一起的多条金属导线145(例如，碳纳米管蒸发器线、线圈、导线或导体)。金属导线145中具有产生毛细力以转移工作流体137的大量的孔隙。在一些实施例中，所述多条金属导线145各自塑形成使金属导线145的第一部分在沿蒸气室135的第一表面定位且与蒸气室盖体131的热引入区域(heat intake area)相关联地定位的区域中实体接触且热耦合到蒸气室135的第一表面。在一些实施例中，金属导线145的邻近第一部分***的第二部分升高到高于蒸气室135的第一表面。举例来说，所述多条金属导线145可包括蛇形形状，其中第一部分朝蒸气室135的第一表面弯曲且***第二部分，第二部分远离蒸气室135的第一表面弯曲。然而，可使用任何合适的形状。
图1B还示出根据实施例的蒸气室盖体131在操作期间的一般功能流程。在操作中，蒸气室盖体131用于通过维持有第二热界面材料113的热接触件141的一个或多个区域(例如，热输入区域)来驱除从三维集成电路模块105的所述多个半导体管芯产生的热量。在一些实施例中，蒸气室盖体131还可用于通过维持有导热环127之上的第三热界面材料129的热接触件141的一个或多个区域来驱除从三维集成电路封装衬底103产生的热量。当蒸气室盖体131操作并用于传导并驱除热量从三维集成电路处理器115离开时，与蒸气室盖体131的热接触件141的区域(例如，热输入区域)对应的块状馈送芯层139中所含有的工作流体137被加热并气化。接着工作流体137的蒸气扩散以填充密封在蒸气室盖体131内的蒸气室135，且无论蒸气是否接触蒸气室135的比工作流体137的气化潜热冷的表面，热量都能通过蒸气室135的较冷表面(例如，热排放区域142)被驱除且蒸气冷凝回到工作流体137的液体形式。一旦被冷凝，工作流体137通过由块状馈送芯层139产生的毛细力回流到热接触件141的区域。之后，工作流体137频繁地气化及冷凝以形成循环来驱除由三维集成电路模块105的所述多个半导体管芯产生的热量和/或驱除例如从三维集成电路封装衬底103的其他电子组件产生的热量。此种布置会有效地将热能扩散在蒸气室盖体131上，以使由三维集成电路模块105的所述多个半导体管芯产生的热量以及从三维集成电路封装衬底103的其他电子组件产生的热量可以高效的方式经由热接触件(例如，热输入区域)141被抽出且经由热排放区域142消散到周围环境。
根据一些实施例，如图1A所示，包括三维集成电路模块105及热耦合到三维集成电路模块105的蒸气室盖体131的半导体装置100相比于上述基线***提供更大的封装连接温度降低且提供改善的温度均匀性或热扩散性能。举例来说，基线***可具有约107.4℃的最高基线封装连接温度TmaxBL、约91.9℃的最低基线封装连接温度TminBL以及与约6.5％的基线热扩散性能对应的约15.5℃的温度均匀性(即，TmaxBL与TminBL之间的温度间隙(temperaturegap))，所述基线***包括具有实心铜盖体以及热耦合到实心铜盖体的散热器的***芯片(System on Chip，SoC)管芯封装(例如，高性能多芯片封装，例如，总功率＝400W的三维集成电路模块105)。相比于基线***，蒸气室盖体131可降低封装连接基线最高温度、可降低封装连接基线最低温度且可通过减少TmaxBL与TminBL之间的温度间隙来改善***芯片管芯的温度均匀性。
转到图2，封装布置200可包括封装半导体装置100及散热器201。在实施例中，散热器201可安装在蒸气室盖体131、三维集成电路模块105及封装三维集成电路封装衬底103之上且热耦合到蒸气室盖体131、三维集成电路模块105及三维集成电路封装衬底103。散热器201可使用表现出高的热导率的材料(例如，铝、铜、其他金属、合金、其组合等)形成且通过增加欲被暴露到围绕其的冷却剂(例如，空气)的给定表面积来帮助三维集成电路封装衬底103及三维集成电路模块105的冷却。通过周围空气的对流、经由空气的传导以及辐射，会发生热转移机制。举例来说，散热器201可通过采用大量的鳍片而表现出比蒸气室盖体131、三维集成电路封装衬底103及三维集成电路模块105的表面积大得多的用于对流的表面积，所述鳍片为几何形状的引脚的矩阵形式或者直线鳍片或扩口鳍片的阵列形式。在另一实例中，例如在对流低的情况下，在可见光谱中磨砂黑表面颜色可比闪光金属颜色更高效地辐射。可利用散热器的任何合适的形式。在实施例中，散热器201可具有介于约20mm与约120mm之间(例如，约90mm)的高度H201。
在实施例中，散热器201具有通过第四热界面材料213热耦合到蒸气室盖体131的接触区域。第四热界面材料213可被放置在蒸气室盖体131的顶表面上以提供蒸气室盖体131与上覆的散热器201之间的热界面。在实施例中，第四热界面材料213可与第二热界面材料113相似，但第四热界面材料213也可与第二热界面材料113不同。在实施例中，第四热界面材料213可以固体、油脂或凝胶稠度的形式在蒸气室盖体131上被设置成具有介于约50μm与约500μm之间(例如约100μm)的第四厚度T213。然而，可使用任何合适的厚度。根据一些实施例，举例来说，第四热界面材料213可具有单位为瓦特/米-开尔文(W/mK)的介于约5W/mK与约10W/mK之间的热导率(即，“k值”)。然而，可使用任何合适的热导率值。
在如图2所示的封装布置200中，蒸气室盖体131上扩散的热能会在散热器201的接触区域处提供大占用区域，使得散热器201能够具有改善的热性能且因此封装布置200的整体封装能够具有改善的热性能。举例来说，当蒸气室盖体131将由三维集成电路模块105的所述多个半导体管芯产生的热量以及从三维集成电路封装衬底103的其他电子组件产生的热量抽出并转移到散热器201时，大占用区域使得散热器201的较大区域能够更高效地将热量从蒸气室盖体131抽出并转移到周围环境。因此，封装布置200为半导体装置100提供更高的热性能。
根据一些实施例，如图2所示，封装布置200相比于上述基线***可进一步降低封装连接温度且改善热扩散性能，封装布置200包括三维集成电路模块105、热耦合到三维集成电路模块105的蒸气室盖体131以及热耦合到蒸气室盖体131的散热器201。在实施例中，包括蒸气室盖体131以及热耦合到蒸气室盖体的散热器的***芯片管芯封装可将封装连接温度TmaxBL及TminBL降低到基线温度的约84.5％，且相比于基线***可提供约300％的热扩散性能。举例来说，具有热耦合的散热器201的蒸气室盖体131可具有约90.8℃的降低的最高封装连接温度Tmax-SoC且可具有约85.6％的降低的最低封装连接温度Tmin-SoC。改善的温度均匀性或Tmax-SoC与Tmin-SoC之间的改善的温度间隙为约5.1℃，此对应于约19.5％的热扩散性能。因此，相比于约6.5％的基线热扩散性能，包括蒸气室盖体131与散热器201的热耦合组合的布置的约19.5％的热扩散性能显示出此布置相比于基线***的热扩散性能具有约300％的热扩散性能。
图3示出包括半导体装置100、蒸气室散热器331及散热器201的封装布置300。在实施例中，可对蒸气室盖体131的顶表面或蒸气室散热器331的表面施加第四热界面材料213以提供蒸气室盖体131与上覆的蒸气室散热器331之间的热界面。在实施例中，蒸气室散热器331具有介于约1mm与约3mm之间(例如，约2mm)的高度H331且具有介于约50mm与约200mm之间(例如，约100mm)的宽度W331。根据实施例，一旦被封装，封装布置300可具有介于约20mm与约150mm之间(例如，约100mm)的高度H300。根据一些实施例，蒸气室散热器331可在第一热扩散方向(kxy)上具有单位为瓦特/米-开尔文(W/mK)的例如介于约10000W/mK与约20000W/mK之间的热导率(即，“k值”)，且在第二热扩散方向(kz)上具有单位为瓦特/米-开尔文(W/mK)的例如介于约200W/mK与约7000W/mK之间的热导率。然而，可使用任何合适的热导率值。
在一些实施例中，蒸气室散热器331可由与如上针对图1A所述的蒸气室盖体131相似的材料形成且在操作期间可发挥与蒸气室盖体131相似的作用。根据一些实施例，蒸气室散热器331的材料可与蒸气室盖体131的材料不同。在其他实施例中，蒸气室散热器331的材料与蒸气室盖体131的材料可为相同的。蒸气室散热器331可用于提供从蒸气室盖体131到上覆的散热器201的分布式热转移，由此甚至进一步提高从三维集成电路模块105及三维集成电路封装衬底103到散热器201的热转移的有效性及效率。
在实施例中，可对蒸气室散热器331的顶表面或散热器201的表面施加第五热界面材料313以提供蒸气室散热器331与上覆的散热器201之间的热界面。在一些实施例中，第五热界面材料313的材料(例如，焊料)可为与第四热界面材料213的材料不同的材料。在其他实施例中，第五热界面材料313的材料可为用于第四热界面材料213的相同材料。在实施例中，第五热界面材料313可以固体、油脂或凝胶稠度的形式被施加到介于约50μm与约200μm之间(例如，约100μm)的第五厚度T313。然而。可使用任何合适的热界面材料及厚度。根据一些实施例，第五热界面材料313可具有单位为瓦特/米-开尔文(W/mK)的介于约1W/mK与约10W/mK之间的热导率(即，“k值”)，例如，k＝5.8W/mK。在一些实施例中，举例来说，第五热界面材料313是例如金属焊料热界面材料、金属片热界面材料、或膜型热界面材料(例如，碳纳米管或石墨系热界面材料)等材料，第五热界面材料313可具有单位为瓦特/米-开尔文(W/mK)的介于约30W/mK到50W/mK与约86W/mK之间的热导率(即，“k值”)。然而，可使用任何合适的热导率值。
在图3所示的封装布置300中，热能在蒸气室盖体131上扩散会在蒸气室散热器331的接触区域处提供大占用区域，此使得蒸气室散热器331能够具有改善的热性能且因此封装布置300的整体封装能够具有改善的热性能。举例来说，当蒸气室盖体131抽出由三维集成电路模块105的所述多个半导体管芯产生的热量以及从三维集成电路封装衬底103的其他电子组件产生的热量时，蒸气室盖体131会使所抽出热量的热能在蒸气室散热器331的接触区域上扩散。换句话说，蒸气室盖体131使得由三维集成电路模块105的所述多个半导体管芯产生的热量以及从三维集成电路封装衬底103的其他电子组件产生的热量以高效的方式经由第四热界面材料热界面材料213转移到蒸气室散热器331。一旦被转移到蒸气室散热器331，热能进一步在蒸气室散热器331上扩散，从而在散热器201的接触区域处提供比由蒸气室盖体131提供的占用区域甚至更大的占用区域，使得散热器201能够具有甚至改善更多的热性能且因此封装布置300的整体封装能够具有甚至改善更多的热性能。举例来说，当蒸气室散热器331将热量从蒸气室盖体131抽出并转移到散热器201时，甚至更大的占用区域使得散热器201的更大的区域(例如，散热器201的面对蒸气室散热器331的整个表面)能够甚至更高效地将热量从蒸气室散热器331抽出并转移到周围环境。因此，封装布置300为半导体装置100提供甚至更高的热性能。
就蒸气室散热器而言，蒸气室散热器具有与蒸气室盖体相似或等效的热改善性能。根据一些实施例，如图3所示，封装布置300相比于上述基线***可降低封装连接温度及改善热扩散性能，封装布置300包括三维集成电路模块105、热耦合到三维集成电路模块105的蒸气室盖体131、热耦合到蒸气室盖体131的蒸气室散热器331以及热耦合到蒸气室散热器331的散热器201。举例来说，封装布置300可将封装连接温度TmaxBL及TminBL降低到基线温度的约84.3％且相比于基线***可提供约288％的热扩散性能。举例来说，封装布置300可具有约92.6℃的被降低的最高封装连接温度Tmax-SoC且可具有约87.3℃的被降低的最低封装连接温度Tmin-SoC。改善的温度均匀性或Tmax-SoC与Tmin-SoC之间的改善的温度间隙为约5.3℃，此对应于约18.7％的热扩散性能。因此，相比于约6.5％的基线热扩散性能，封装布置300的约18.7％的热扩散性能显示出相比于基线***的热扩散性能，此布置具有约288％的热扩散性能。
参照图4，封装布置400可包括半导体装置100以及传导片401。在实施例中，传导片401可安装在蒸气室盖体131、三维集成电路模块105及三维集成电路封装衬底103之上且热耦合到蒸气室盖体131、三维集成电路模块105及三维集成电路封装衬底103。传导片401可为在较大的区域之上延伸的蒸气室盖体131，特别是包括多个管芯的封装应用(例如，三维集成电路封装应用提供额外的结构支撑、结构完整性以及更多的保护，且提供合适的散热(例如，衬底上晶片上芯片))。传导片401在增加半导体装置100的可靠性的同时可在制造时使用低成本的材料及技术来实现。
在一些实施例中，传导片401可使用与蒸气室盖体131的外壳133的材料相似的材料形成，所述材料具有与蒸气室盖体131的外壳133相似的导热特性及相似的热膨胀系数性质。根据实施例，传导片401包含例如铜、铜合金、铜钨、铟、铟合金或碳化硅铝等材料。也可使用其他合适的材料。在一些实施例中，传导片401具有与蒸气室盖体131及三维集成电路封装衬底103的材料中的一者或多者的低热膨胀系数实质上相似的低热膨胀系数。然而，在其他实施例中，传导片401的材料中的一者或多者可与蒸气室盖体131的外壳133的材料不同。在实施例中，传导片401可具有介于约0.1mm与约0.35mm之间(例如，约0.25mm)的厚度T401。在实施例中，蒸气室盖体131与传导片401的组合可具有介于约2200μm与约3800μm之间(例如，约3.25mm)的组合厚度T402。在实施例中，传导片401具有结合(例如，焊料结合、金属-金属结合等)到蒸气室盖体131的一个或多个接触区域。然而，可使用任何合适的结合工艺。根据实施例，一旦被组装，封装布置400可具有介于约5mm与约8mm之间(例如，约6mm)的总高度H400。
参照图5，封装布置500可包括三维集成电路封装衬底103、三维集成电路模块105、嵌入式蒸气室盖体531及蒸气室盖体框架535。在实施例中，三维集成电路封装衬底103结合到三维集成电路模块105的第一侧，蒸气室盖体框架535通过第一热界面材料(TIM)111连接到三维集成电路封装衬底103并支撑嵌入式蒸气室盖体531，且嵌入式蒸气室盖体531通过第四热界面材料213结合到三维集成电路模块105的第二侧。
在实施例中，第一热界面材料111热耦合到蒸气室盖体框架535且可以与以上针对图1A所述相同的第一距离D1及相同的第二距离D2与三维集成电路模块105间隔开，并且第一热界面材料111具有与以上针对图1A所述相同的第一厚度T111。在其他实施例中，第一热界面材料111可基于蒸气室盖体框架535的厚度T535及三维集成电路模块105在三维集成电路三维集成电路封装衬底103上的位置中的一者或多者而与三维集成电路模块105间隔开。在实施例中，蒸气室盖体框架535的厚度T535可介于约3mm与约15mm之间，例如约5mm。然而，可使用任何合适的厚度及距离。
根据一些实施例，第一热界面材料111被布置成具有与三维集成电路封装衬底103及蒸气室盖体框架535接触的大量的表面积，从而增加热量经由第一热介面材料111以及蒸气室盖体框架535从三维集成电路封装衬底103转移的能力，以帮助从三维集成电路封装衬底103移除热量。在实施例中，蒸气室盖体框架535可包含导热材料，例如具有单位为瓦特/米-开尔文(W/mK)的大于1W/mK的热导率(即，“k值”)的材料。在一些实施例中，蒸气室盖体框架535包含具有介于约200W/mK与约400W/mK之间(例如，约380W/mK)的热导率的导热材料。在特定实施例中，悬置式蒸气室盖体框架535可包含例如铜等金属，但也可使用任何其他合适的金属，例如铝等。相似地，也可利用介电材料(例如，硅酮)，只要所述介电材料适合将热量从三维集成电路封装衬底103传输到悬置式蒸气室盖体531即可。
如图5进一步所示，蒸气室盖体框架535可用于为悬置式蒸气室盖体531提供支撑并提供从三维集成电路封装衬底103起始的热路径。在一些实施例中，蒸气室盖体框架535可结合到第一热界面材料111且可在一侧上与三维集成电路模块105在横向上分隔开第一距离D1且在另一侧上与三维集成电路模块105在横向上分隔开第二距离D2。蒸气室盖体框架535也可延伸至环绕三维集成电路模块105，从而在蒸气室盖体框架535的内壁之间形成空腔128。根据一些实施例，蒸气室盖体框架535的第一距离D1及第二距离D2可与以上针对图1A所论述的导热环127的第一距离D1及第二距离D2相同，且在其他实施例中，蒸气室盖体框架535的第一距离D1及第二距离D2可与导热环127的第一距离D1及第二距离D2不同。然而，可使用任何合适的距离。在一些实施例中，蒸气室盖体框架535的一些部分可上覆在三维集成电路模块105的第二表面的一些部分之上且通过第四热界面材料213热耦合到三维集成电路模块105的第二表面的所述一些部分。
如图5进一步所示，蒸气室盖体框架535可在距蒸气室盖体框架535的外边缘第三距离D3处及悬置式蒸气室盖体531距蒸气室盖体框架535的另一外边缘第四距离D4处支撑位于三维集成电路模块105的特定区域之上的悬置式蒸气室盖体531。根据实施例，悬置式蒸气室盖体531是基于三维集成电路模块105的欲被冷却的期望的特定区域的位置而在距蒸气室盖体框架535的外边缘第三距离D3处及第四距离D4处被支撑的。举例来说，悬置式蒸气室盖体531可被定位在“热点(hot-spot)”区域之上，所述“热点”区域是相比于三维集成电路模块105的其他区域经受更多所产生的热量的特定区域。举例来说，蒸气室盖体框架535可被配置成将悬置式蒸气室盖体531悬置在三维集成电路处理器115之上的位置中，所述位置相比于三维集成电路模块105的其他区域(例如，三维集成电路存储器管芯117之上的区域)或相比于三维集成电路封装衬底103之上的未被三维集成电路模块105占用的其他区域可能产生更多的热量。
悬置式蒸气室盖体531可由与以上针对图1A所论述的蒸气室盖体131相似的材料形成且在操作期间可发挥与蒸气室盖体131相似的作用。如图5所示，悬置式蒸气室盖体531可通过位于三维集成电路模块105的“热点”区域之上(例如，三维集成电路处理器115之上)的蒸气室盖体框架535悬置，且悬置式蒸气室盖体531的一部分可通过第四热界面材料213热耦合到三维集成电路模块105的第二表面。在实施例中，悬置式蒸气室盖体531的热耦合部分具有可介于约10mm与约40mm之间(例如，约25mm)的第一宽度W531。在一些实施例中，悬置式蒸气室盖体531的一些部分可直接接触且可热耦合到蒸气室盖体框架535的一些部分。根据一些实施例，悬置式蒸气室盖体531可在第一热扩散方向(kxy)上具有单位为瓦特/米-开尔文(W/mK)的例如介于约10000W/mK与约20000W/mK之间的热导率(即，“k值”)，且在第二热扩散方向(kz)上具有单位为瓦特/米-开尔文(W/mK)的例如介于约200W/mK与约7000W/mK之间的热导率。然而，可使用任何合适的热导率值。
在又一实施例中，蒸气室盖体131可嵌入或整体地形成在传导盖体内或传导框架内。举例来说，悬置式蒸气室盖体531可位于三维集成电路模块105的热点(例如，图形处理单元)之上，同时传导盖体或传导框架的其余部分可在封装内的其他结构之上延伸。
在实施例中，悬置式蒸气室盖体531包括由蒸气室盖体框架535的下伏的支撑构件支撑的凸缘533。悬置式蒸气室盖体531的凸缘533可结合到蒸气室盖体框架535下伏的支撑构件。在一些实施例中，凸缘533可通过第六热界面材料513结合到蒸气室盖体框架535的下伏的支撑构件。然而。可使用其他结合方法及材料(例如，焊料)将凸缘533结合到蒸气室盖体框架535。在实施例中，悬置式蒸气室盖体531的凸缘533具有可介于约3mm与约6mm之间(例如，约4mm)的宽度W533。
一旦被组装，封装布置500可具有介于约4mm与约8mm之间(例如，约5.5mm)的总高度H500。封装布置500也可利用如上针对图2到图4所论述的散热器201、蒸气室散热器331及传导片401中的一者或多者。
在一些实施例中，悬置式蒸气室盖体531可嵌入或整体地形成在传导盖体内或传导框架(例如，蒸气室盖体框架535)内。举例来说，悬置式蒸气室盖体531可位于三维集成电路模块105的热点之上(例如，位于三维集成电路处理器115(例如图形处理单元之上))，同时传导盖体的其余部分可在三维集成电路模块105内的结构的其余部分之上延伸。此使得能够通过在每一产品的客制三维集成电路模块105的特定热点的正上方定位悬置式蒸气室盖体531来实施低成本客制设计。使用悬置式蒸气室盖体531会减少悬置式蒸气室盖体531的任何无效热扩散区域，从而可降低非常大的高度集成封装的实施成本。
图6示出可包括三维集成电路封装衬底103、三维集成电路模块105、导热环127、蒸气室散热器331以及散热器201的封装布置600。在实施例中，三维集成电路封装衬底103结合到三维集成电路模块105的第一侧，导热环127通过第一热界面材料111结合到三维集成电路封装衬底103，蒸气室散热器331通过第二热界面材料113结合到三维集成电路模块105的第二侧，且散热器201通过第五热界面材料313结合到蒸气室散热器331。
图6进一步示出导热环127的上表面与蒸气室散热器331的下表面之间的间隙615。导热环127可通过第一热界面材料111结合到且热耦合到三维集成电路封装衬底103。导热环127的与结合到且热耦合到三维集成电路封装衬底103的一端相对的一端可与蒸气室散热器331分隔开间隙615。因此，形成来自第一热界面材料111的热路径以将从三维集成电路封装衬底103转移的热量驱除到周围环境。另外，在封装布置600的操作期间，从三维集成电路封装衬底103产生的热量以及从三维集成电路模块105产生的热量可经由间隙615排出以使热量能够从空腔128散逸从而在三维集成电路模块105周围维持较低温度。
在实施例中，间隙615可具有与第二热界面材料113的厚度对应的高度H615。在其他实施例中，间隙615的高度H615可与第二热界面材料113的厚度不同。在实施例中，间隙615的高度H615可介于约0.03mm与约0.2mm之间，例如，约0.05mm。然而，可对间隙615使用任何合适的高度。
蒸气室散热器331可用于提供直接从三维集成电路模块105到上覆的散热器201的分布式热转移，由此提高从三维集成电路模块105到散热器201的热转移的有效性及效率。在图6所示封装布置600中，热能在蒸气室散热器331上扩散会在散热器201的接触区域处提供大占用区域，此使得散热器201能够具有改善的热性能且因此整个封装布置600能够具有改善的热性能。举例来说，当蒸气室散热器331抽出由三维集成电路模块105的所述多个半导体管芯产生的热量时，蒸气室散热器331将所抽出热量的热能扩散在散热器201的接触区域上。换句话说，蒸气室散热器331使得由三维集成电路模块105的所述多个半导体管芯产生的热量能够以高效的方式经由第五热界面材料313转移到散热器201。举例来说，当蒸气室散热器331将热量从三维集成电路模块105的所述多个半导体管芯抽出并转移到散热器201时，大占用区域使得散热器201的较大区域(例如，散热器201的面对蒸气室散热器331的整个表面)能够更高效地将热量抽出并转移到周围环境。因此，封装布置600为半导体装置100提供更高的热性能。
根据一些实施例，如图6所示，布置600相比于上述基线***可降低封装连接温度且提供热扩散性能，布置600包括三维集成电路模块105、形成三维集成电路模块105的空腔的导热环127、热耦合到三维集成电路模块105的蒸气室散热器331以及热耦合到蒸气室散热器331的散热器201，其中导热环127与蒸气室散热器331之间具有间隙615。举例来说，布置600可将封装连接温度TmaxBL及TminBL降低到基线温度的约83.9％，且相比于基线***可提供约292％的热扩散性能。另外，布置600可具有约90.2℃的降低的最高封装连接温度Tmax-SoC且可具有约84.9℃的降低的最低封装连接温度Tmin-SoC。改善的温度均匀性或Tmax-SoC与Tmin-SoC之间的改善的温间隙为约5.3℃，此对应于约19.0％的热扩散性能。因此，相比于约6.5％的基线热扩散性能，布置600的约19.0％的热扩散性能显示出此布置相比于基线***的热扩散性能具有约292％的热扩散性能。
图7是示出根据一些实施例的衬底上内部扇出型(internal fan out onsubstrate，InFO oS)封装700的俯视图，衬底上内部扇出型封装700具有集成衬底上内部扇出型蒸气室盖体731。为更好地示出衬底上内部扇出型封装700的组件，集成衬底上内部扇出型蒸气室盖体731是以“剖视”的形式示出。根据一些实施例，衬底上内部扇出型封装700包括***衬底701以及多个***芯片管芯(例如，第一***芯片管芯703及第二***芯片管芯705)，所述多个***芯片管芯电耦合到***衬底701的表面且嵌入模塑化合物707中，其中集成衬底上内部扇出型蒸气室盖体731上覆在所述多个***芯片管芯(703、705)之上且热耦合到所述多个***芯片管芯。
***衬底701可与如上所述的三维集成电路封装衬底103相似，或可为用于封装多个***芯片管芯的任何合适的衬底。第一***芯片管芯703可为例如第一三维集成电路处理管芯(例如，第一三维集成电路模块105)，且第二***芯片管芯705可为例如第二三维集成电路处理管芯(例如，第二三维集成电路模块105)。然而，第一***芯片管芯703及第二***芯片管芯705可为任何合适的半导体管芯且并不仅限于***芯片配置。根据一些实施例，集成衬底上内部扇出型蒸气室盖体731可具有介于约50mm与约100mm之间(例如，约60mm)的宽度W731且可具有介于约50mm与约100mm之间(例如，约60mm)的长度L731。然而，可对集成衬底上内部扇出型蒸气室盖体731的宽度W731及长度L731使用任何合适的宽度W731及任何合适的长度。
图8是示出图7所示衬底上内部扇出型封装700的剖视图。根据一些实施例，所述多个***芯片管芯(703、705)可通过内部扇出型重布线层(redistribution layer，RDL)801电耦合到***衬底701的表面。内部扇出型重布线层801包括一系列导电层803与一系列介电层805的交替层的一系列堆叠。在一些实施例中，所述一系列导电层803可包括多条导电线及多个导通孔，所述多条导电线及所述多个导通孔由一种或多种金属材料(例如，铜(Cu)、金(Au)、其合金等)通过工艺(例如镀覆)形成，然而，可使用任何合适的材料以及任何其他合适的沉积方法(例如，化学气相沉积(chemical vapor deposition，CVD)或物理气相沉积(physical vapor deposition，PVD))来形成所述一系列导电层803的所述多条导电线及所述多个导通孔。所述一系列介电层805可由任何合适的介电材料(例如，聚苯并恶唑(polybenzoxazole，POB)、聚酰亚胺、或聚酰亚胺衍生物)使用任何合适的沉积方法(例如，旋转涂布工艺)形成。然而，可使用任何合适的方法在所述一系列介电层805内形成所述一系列导电层803。
根据实施例，导电层803的所述多条导电线及所述多个导通孔通过所述一系列介电层805从内部扇出型重布线层801的第一侧电连接到内部扇出型重布线层801的第二侧。电连接可通过以下方法形成：在***芯片管芯已被包封之后在***芯片管芯(703、705)上形成内部扇出型重布线层801；或者形成内部扇出型重布线层801、在内部扇出型重布线层801上放置***芯片管芯(703、705)、且接着包封***芯片管芯(703、705)。可利用制造***芯片管芯(703、705)的任何合适的方法。
一旦被包封且被连接，便将外部的内部扇出型接触件807形成为内部扇出型重布线层801的第二表面的接触区域。外部的内部扇出型接触件807可使用如上所述用于形成模块外部连接件109的材料中的一者或多者且使用用于形成模块外部连接件109的方法中的一者或多者形成。举例来说，外部的内部扇出型接触件807可被形成为焊料球、受控塌陷芯片连接凸块、微凸块、支柱、柱或由导电材料(例如，焊料、金属或金属合金)形成的其他结构。因此，外部的内部扇出型接触件807有利于***芯片管芯(703、705)与***衬底701的第一表面的接触区域之间的电连接、实体连接及热连接。
一旦***芯片管芯(703、705)电耦合到***衬底701，第一热界面材料111便可在***衬底701的表面之上形成为环，所述环环绕内部扇出型接触件807与***衬底701的第一侧的接触区域之间的连接。根据一些实施例，第一热界面材料111可在***衬底701之上被形成为具有介于约0.05mm与约0.2mm之间(例如，约0.1mm)的厚度T811且可被形成为具有介于约2mm与约10mm之间(例如，约3mm)的环宽度W811。可选的底部填充材料110可如上所述由与在中介层107下方提供底部填充材料110所使用的一种或多种材料相同的一种或多种材料、使用与在中介层107下方提供底部填充材料110所使用的一种或多种方法相同的一种或多种沉积方法形成。
一旦第一***芯片管芯及第二***芯片管芯(705、705)电耦合到***衬底701，第二热界面材料113便也可在第一***芯片管芯及第二***芯片管芯(705、705)之上以及模塑化合物707的表面之上形成为层。在一些实施例中，第二热界面材料113可在第一***芯片管芯及第二***芯片管芯(705、705)之上形成为具有介于约0.03mm与约0.15mm之间(例如，约0.06mm)的厚度T813。
一旦第一热界面材料111及第二热界面材料113已被沉积，便可在第一热界面材料111及第二热界面材料113之上布置集成衬底上内部扇出型蒸气室盖体731，且集成衬底上内部扇出型蒸气室盖体731被按压以接触第一热界面材料111及第二热界面材料113，从而将集成衬底上内部扇出型蒸气室盖体731实体连接且热连接到***芯片管芯(705、705)的表面以及***衬底701。因此，集成衬底上内部扇出型蒸气室盖体731用于通过第一热界面材料及第二热界面材料(111、113)经由热接触件141将热量转移到集成衬底上内部扇出型蒸气室盖体731的热排放区域142，如图1B针对蒸气室盖体131所详细说明。
集成衬底上内部扇出型蒸气室盖体731可根据本文中针对其他图所公开的任何实施例来构造并发挥作用；然而，集成衬底上内部扇出型蒸气室盖体731可具有适合封装衬底上内部扇出型封装700的所述多个***芯片管芯(703、705)的尺寸。举例来说，与图1A及图1B所示蒸气室盖体131相似，集成衬底上内部扇出型蒸气室盖体731可包括跨越衬底上内部扇出型封装700的整个宽度W731的蒸气室135。集成衬底上内部扇出型蒸气室盖体731可适合实体耦合且热耦合到与图2到图4所示散热器201、蒸气室散热器331和/或金属片401相似的散热器、蒸气室散热器和/或金属片中的一者或多者。集成衬底上内部扇出型蒸气室盖体731可包括嵌入式蒸气室盖体，所述嵌入式蒸气室盖体只跨越衬底上内部扇出型封装700的宽度W731的一部分且布置在***芯片管芯(703、705)中的一者或多者之上，并且集成衬底上内部扇出型蒸气室盖体731由与图5所示蒸气室盖体531及蒸气室盖体框架535相似的蒸气室框架部分支撑。
可使用任何合适的接触件以及形成外部封装接触件815的任何合适的方法将外部封装接触件815形成到701的第二表面。在一些实施例中，外部封装接触件815可被形成为衬底上内部扇出型封装700的球栅阵列(ball grid array，BGA)。根据一些实施例，外部封装接触件815可为包含例如锡、银、无铅锡或铜等材料，且可使用任何合适的方法(例如，蒸镀、电镀、印刷、焊料转移、植球等)形成为具有例如约440μm的厚度。一旦已在所述结构上形成锡层，则可执行回焊以将所述材料塑形成期望的凸块形状。
图9是示出根据一些实施例的***晶片(system on wafer，SoW)封装900的俯视图，***晶片封装900具有集成***晶片蒸气室盖体931。为更好地示出***晶片封装900的组件，集成***晶片蒸气室盖体931是以“剖视”的形式示出。***晶片封装900包括多个***芯片管芯(例如，第一***芯片管芯903及第二***芯片管芯905)，所述多个***芯片管芯排列在支撑晶片901的表面上且结合到支撑晶片901的表面。举例来说，第一***芯片管芯及第二***芯片管芯(903、905)形成在另一晶片上且接着被测试。一旦被测试，则通过测试的管芯便可从晶片被单体化且作为“已知良好管芯(known good die)”排列在支撑晶片901上。
支撑晶片901可由与如上所述的***衬底701及三维集成电路封装衬底103中的一者或多者相同的材料形成，或可为用于封装多个***芯片管芯的任何合适的衬底。在实施例中，支撑晶片901的半径R901可介于约100mm与约225mm之间，例如，约150mm。所述多个第一***芯片管芯903可为例如多个第一三维集成电路处理管芯(例如，多个第一三维集成电路模块105)，且所述多个第二***芯片管芯905可为例如多个第二三维集成电路处理管芯(例如，多个第二三维集成电路模块105)。然而，所述多个第一***芯片管芯903及所述多个第二***芯片管芯905可为任何合适的多个半导体管芯。
在一些实施例中，所述多个***芯片管芯903及所述多个第二***芯片管芯905可被排列成相邻管芯的阵列，所述阵列包括所述多个***芯片管芯(903、905)的一系列行及一系列列，其中所述多个第一***芯片管芯903的一个或多个列排列成与所述多个第二***芯片管芯905的一个或多个列相邻。然而，可利用所述多个第一***芯片管芯903与所述多个第二***芯片管芯905的任何合适的组合及任何合适的排列。在一些实施例中，所述多个第一***芯片管芯903及所述多个第二***芯片管芯905可具有介于约10mm与约30mm之间(例如，约25mm)的第一管芯宽度Die W1以及介于约10mm与约30mm之间(例如，约25mm)的第二管芯宽度Die W2。根据一些实施例，相邻管芯的阵列可具有介于约4mm与约15mm之间(例如，约5mm)的第一管芯间隙Gap D1以及介于约4mm与约15mm之间(例如，约5mm)的第二管芯间隙Gap D2。然而，可对第一管芯宽度Die W1及第二管芯宽度Die W2利用任何合适的管芯宽度，且可对第一管芯间隙Gap D1及第二管芯间隙Gap D2利用任何合适的管芯间隙。
一旦被排列，所述多个第一***芯片管芯903及第二***芯片管芯905便可被嵌入模塑化合物907中，且随后被平坦化(例如，通过化学机械平坦化(chemical mechanicalplanarization，CMP)方法)以通过模塑化合物907暴露出***芯片管芯(903、905)的背侧表面。一旦被暴露，第二热界面材料113层便可沉积在第一***芯片管芯及903第二***芯片管芯905的阵列的被暴露出的背侧表面之上且接触第一***芯片管芯903及第二***芯片管芯905阵列的被暴露出的背侧表面。根据一些实施例，一旦被沉积，第二热界面材料113便可用于将集成***晶片蒸气室盖体931实体耦合且热耦合到所述多个***芯片管芯(903、905)的背侧表面。
根据一些实施例，集成***晶片蒸气室盖体931可具有介于约100mm与约200mm之间(例如，约150mm)的宽度W931且可具有介于约100mm与约200mm之间(例如，约150mm)的长度L931。然而，可对集成***晶片蒸气室盖体931的宽度W931及长度L931使用任何合适的宽度及任何合适的长度。
图10是示出***晶片封装1000的剖视图，***晶片封装1000包括在将经单体化的***晶片封装900从***衬底901移除且通过紧固件1017附接到套接模块(socket module)1011之后的图9所示***晶片封装900。图10进一步示出形成在第一***芯片管芯及第二***芯片管芯(903、905)的阵列之间的晶片级重布线层1001、以及多个外部内部扇出型接触件807，所述多个外部的内部扇出型接触件807位于晶片级重布线层1001的相对侧上。
一旦第一***芯片管芯及第二***芯片管芯(903、905)的阵列被排列且嵌入模塑化合物907中，便可在第一***芯片管芯及第二***芯片管芯(903、905)的接触区域之上形成晶片级重布线层1001。晶片级重布线层1001包括所述一系列导电层803与所述一些列介电层805的交替层的一系列堆叠，所述交替层的一系列堆叠将位于晶片级重布线层1001的第一侧上的所述多个***芯片管芯(903、905)中的一者或多者电耦合到位于晶片级重布线层1001的第二侧上的外部内部扇出型接触件807中的一者或多者。在一些实施例中，晶片级重布线层1001跨越***晶片封装900的整个宽度。
在一些实施例中，可在安装集成***晶片蒸气室盖体931之前形成晶片级重布线层1001。在其他实施例中，可在形成晶片级重布线层1001之前安装集成***晶片蒸气室盖体931。一旦已形成晶片级重布线层1001且已安装集成***晶片蒸气室盖体931，便可使用紧固件1017将***晶片封装900附接到套接模块1011。套接模块1011包括多个外部连接1013，在一些实施例中外部连接1013可为引脚(例如，包括接地引脚及信号引脚的弹簧引脚(pogo pin))，且可用于例如探测一个或多个待测装置(devices under test，DUT)。在一些实施例中，紧固件1017可为例如延伸穿过经单体化的***晶片封装900的主体到达套接模块1011的螺纹间隔件1015的螺钉。因此，当紧固件1017例如通过紧固件1017的螺纹端在套接模块1011的螺纹间隔件1015内旋转而被拧紧时，紧固件1017的头部将接触第二热界面材料113的集成***晶片蒸气室盖体931朝套接模块1011拉动。虽然紧固件1017在图10中被表征为螺钉，但可使用任何合适的紧固件(例如，夹钳)将经单体化的***晶片封装900附接到套接模块1011。
图11示出具有设置在***晶片蒸气室盖体931与套接模块1011之间的***晶片封装900的***晶片封装1000的实施例(以下为论述清晰起见隐藏紧固件1017)。图11示出用于将***晶片蒸气室盖体931热耦合到经单体化的***晶片封装900的表面的第二热界面材料113及粘合层1113。如图11所示且根据一些实施例，第二热界面材料113的一些部分设置在经单体化的***晶片封装900的多个“热点”(例如，每一对***芯片管芯(903A、905A；903B、905B；以及903C、905C))与***晶片蒸气室盖体931之间且将所述多个“热点”热耦合到***晶片蒸气室盖体931。图11还示出粘合层1113多个部分位于模塑化合物907的一些部分上且将第二热界面材料113的一些部分分隔开。粘合层1113的所述多个部分设置在模塑化合物907与***晶片蒸气室盖体931之间，由此将***晶片蒸气室盖体931固定到经单体化的***晶片封装900的表面。
图12示出具有设置在***晶片蒸气室盖体931与套接模块1011之间的***晶片封装900的***晶片封装1000的实施例(为以下论述清晰起见隐藏紧固件1017)。图12还示出用于将***晶片蒸气室盖体931热耦合且实体耦合到经单体化的***晶片封装900的表面的第二热界面材料113及粘合层1113。如图12所示且根据一些实施例，第二热界面材料113的第一部分设置在经单体化的***晶片封装900的“热点”(例如，一对***芯片管芯(903A、905A))与***晶片蒸气室盖体931之间且将所述“热点”热耦合到***晶片蒸气室盖体931。间隙1215在图12中被示出为位于经单体化的***晶片封装900的第二对***芯片管芯(903B、905B)与***晶片蒸气室盖体931之间且位于模塑化合物907的外部部分与***晶片蒸气室盖体931之间。粘合层1113的第一部分设置在模塑化合物907的外部部分与***晶片蒸气室盖体931之间。粘合层1113的第二部分将间隙1215分隔开且设置在经单体化的***晶片封装900的第三对***芯片管芯(903C、905C)与***晶片蒸气室盖体931之间。
图13是示出包括***晶片封装1301的***晶片封装1300的实施例的剖视图，***晶片封装1301设置在印刷电路板(print circuit board，PCB)1311与***晶片蒸气室盖体931之间且热连接印刷电路板1311与***晶片蒸气室盖体931。图13还示出蒸气室散热器(VC-HS)331通过第四热界面材料213热耦合到***晶片蒸气室盖体931。
根据一些实施例，如图13所示，***晶片封装1301的外部接触件807(例如，通过焊料回焊工艺)结合到印刷电路板1311的接触区域。在图13中，根据一些实施例，第二热界面材料113设置在经单体化的***晶片封装1301的所述多个***芯片管芯(903、905)之上且将所述多个***芯片管芯(903、905)热耦合到***晶片蒸气室盖体931。如图13进一步所示且根据一些实施例，粘合层1113的一部分设置在***晶片封装1301的模塑化合物907的外部部分与***晶片蒸气室盖体931之间。根据一些实施例，粘合层1113可将经单体化的***晶片封装1301的表面的部分热耦合到***晶片蒸气室盖体931。
在实施例中，一种制造半导体装置方法包括：在衬底上布置多管芯堆叠半导体装置；以及在多管芯堆叠半导体装置之上放置蒸气室盖体，其中蒸气室盖体的第一表面的热输入区域热耦合到多管芯堆叠半导体装置的表面。在实施例中，方法还包括：在多管芯堆叠半导体装置之上以及在多管芯堆叠半导体装置的表面与蒸气室盖体的第一表面的热输入区域之间设置第一热界面材料。在实施例中，方法还包括：在蒸气室盖体之上布置散热器，其中散热器的第一表面的接触区域热耦合到蒸气室盖体的第二表面的热排放区域。在实施例中，方法还包括：在蒸气室盖体之上以及在蒸气室盖体的第二表面的热排放区域与散热器的第一表面的接触区域之间设置第二热界面材料。在实施例中，方法还包括：在蒸气室盖体之上布置蒸气室散热器，其中蒸气室散热器的第一表面的接触区域热耦合到蒸气室盖体的第二表面的热排放区域。在实施例中，方法还包括：在蒸气室盖体之上以及在蒸气室盖体的第二表面的热排放区域与蒸气室散热器的第一表面的接触区域之间设置第二热界面材料。在实施例中，方法还包括：在蒸气室散热器之上布置散热器，其中散热器的第一表面的接触区域热耦合到蒸气室散热器的第二表面的热排放区域；以及在蒸气室散热器之上及在蒸气室盖体的第二表面的热排放区域与蒸气室散热器的第一表面的接触区域之间设置第三热界面材料。
在实施例中，一种制造半导体装置方法包括：将三维集成电路模块结合到衬底；以及在三维集成电路模块之上布置蒸气室热散布器，其中蒸气室热散布器的第一表面的热引入区域热耦合到三维集成电路模块的表面。在实施例中，方法还包括在三维集成电路模块的第一部分之上布置蒸气室盖体(VC-Lid)。在实施例中，方法还包括：确定三维集成电路模块的热点的位置；对应于热点的位置，在三维集成电路模块的第一部分之上放置蒸气室盖体。在实施例中，方法还包括：在三维集成电路模块之上布置蒸气室散热器(VC-HS)，蒸气室散热器包括位于蒸气室散热器的第一表面的第一部分中的热引入区域，蒸气室散热器的宽度大于衬底的宽度。在实施例中，方法还包括：在衬底上形成导热环，其中导热环的内壁面对三维集成电路模块的外侧壁且与三维集成电路模块的外侧壁间隔开。在实施例中，方法还包括：在导热环之上布置蒸气室散热器的第一表面的上覆部分，上覆部分面对导热环的最顶表面且与导热环的最顶表面分隔开一间隙。在实施例中，三维集成电路模块包括三维集成电路处理器及一个或多个三维集成电路存储器管芯。在实施例中，方法还包括：将传导片结合到蒸气室热散布器的第二表面，第二表面与蒸气室热散布器的第一表面相对。
在实施例中，一种半导体装置包括衬底、三维多管芯堆叠封装以及蒸气室顶盖。三维多管芯堆叠封装电耦合到衬底。蒸气室顶盖包括位于蒸气室顶盖的第一侧上的热吸收区域及位于蒸气室顶盖的与第一侧相对的第二侧上的热驱除区域，蒸气室顶盖的热吸收区域热耦合到三维多管芯堆叠封装的表面。在实施例中，半导体装置还包括散热器，散热器设置在蒸气室顶盖之上，其中散热器的第一表面的接触区域热耦合到蒸气室顶盖的第二表面的热驱除区域。在实施例中，半导体装置还包括第一热界面材料，第一热界面材料设置在三维多管芯堆叠封装之上以及三维多管芯堆叠封装的表面与蒸气室顶盖的第一表面上的热吸收区域之间。在实施例中，半导体装置还包括设置在蒸气室顶盖之上的蒸气室散热器，其中蒸气室散热器的第一表面的接触区域热耦合到蒸气室顶盖的第二表面的热驱除区域。在实施例中，半导体装置还包括设置在蒸气室顶盖之上的蒸气室散热器，其中蒸气室散热器的第一表面的接触区域热耦合到蒸气室顶盖的第二表面的热驱除区域。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替、及变更。

Claims (1)

1.一种制造半导体装置的方法，其特征在于，包括：
在衬底上布置多管芯的所述半导体装置；以及
在所述半导体装置上放置蒸气室盖体，其中所述蒸气室盖体的第一表面的热输入区域热耦合到所述多管芯的所述半导体装置的表面。
CN201910332638.8A 2018-06-19 2019-04-24 半导体装置及其制造方法 Pending CN110620095A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862687112P 2018-06-19 2018-06-19
US62/687,112 2018-06-19
US16/290,557 2019-03-01
US16/290,557 US10978373B2 (en) 2018-06-19 2019-03-01 Semiconductor device methods of manufacture

Publications (1)

Publication Number Publication Date
CN110620095A true CN110620095A (zh) 2019-12-27

Family

ID=68840293

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910332638.8A Pending CN110620095A (zh) 2018-06-19 2019-04-24 半导体装置及其制造方法

Country Status (3)

Country Link
US (3) US10978373B2 (zh)
CN (1) CN110620095A (zh)
TW (1) TW202002031A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210143626A (ko) * 2020-05-19 2021-11-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 구조물
KR20220112651A (ko) * 2021-02-04 2022-08-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 제조 방법

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200017240A (ko) 2018-08-08 2020-02-18 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US11011451B2 (en) * 2018-12-05 2021-05-18 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
KR102661833B1 (ko) * 2019-04-17 2024-05-02 삼성전자주식회사 반도체 패키지
US20210028084A1 (en) * 2019-07-22 2021-01-28 Intel Corporation Variable-thickness integrated heat spreader (ihs)
US11830787B2 (en) 2019-08-06 2023-11-28 Intel Corporation Thermal management in integrated circuit packages
US12007170B2 (en) * 2019-08-06 2024-06-11 Intel Corporation Thermal management in integrated circuit packages
US20210043573A1 (en) * 2019-08-06 2021-02-11 Intel Corporation Thermal management in integrated circuit packages
US11784108B2 (en) 2019-08-06 2023-10-10 Intel Corporation Thermal management in integrated circuit packages
US11856800B2 (en) * 2019-09-20 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices with system on chip devices
KR20210073903A (ko) * 2019-12-11 2021-06-21 삼성전기주식회사 기판 온 기판 구조 및 이를 포함하는 전자기기
US11450580B2 (en) * 2019-12-24 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of fabricating the same
US20210259134A1 (en) * 2020-02-19 2021-08-19 Intel Corporation Substrate cooling using heat pipe vapor chamber stiffener and ihs legs
US11515229B2 (en) * 2020-03-31 2022-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
US20210407877A1 (en) * 2020-06-25 2021-12-30 Intel Corporation Integrated circuit die packages including a contiguous heat spreader
US11552054B2 (en) * 2020-06-29 2023-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
US11574853B2 (en) * 2020-06-30 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
US11444002B2 (en) * 2020-07-29 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure
KR20220042705A (ko) * 2020-09-28 2022-04-05 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US11776875B2 (en) * 2020-11-13 2023-10-03 Toyota Motor Engineering & Manufacturing North America, Inc. Systems including a vapor chamber as the heat spreading substrate of a power device embedded in a PCB and methods of forming the same
US11430777B2 (en) * 2020-11-19 2022-08-30 Semiconductor Components Industries, Llc Power module package for direct cooling multiple power modules
US11488944B2 (en) 2021-01-25 2022-11-01 Google Llc Integrated circuit package for high bandwidth memory
US12041714B2 (en) * 2021-02-18 2024-07-16 Gm Cruise Holdings Llc Heat dissipation features of autonomous vehicle sensor
US11915991B2 (en) * 2021-03-26 2024-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having first heat spreader and second heat spreader and manufacturing method thereof
US11862544B2 (en) * 2021-04-23 2024-01-02 Advanced Semiconductor Engineering, Inc. Electronic assembly
US20220359339A1 (en) 2021-05-05 2022-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-TIM Packages and Method Forming Same
US20220384304A1 (en) 2021-05-27 2022-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. High Efficiency Heat Dissipation Using Discrete Thermal Interface Material Films
US11817436B2 (en) * 2021-06-28 2023-11-14 Advanced Micro Devices, Inc. Common cooling solution for multiple packages
US11955405B2 (en) * 2021-07-09 2024-04-09 Taiwan Semiconductor Manufacturing Company Limited Semiconductor package including thermal interface structures and methods of forming the same
US20230051863A1 (en) * 2021-08-10 2023-02-16 Micron Technology, Inc. Memory device for wafer-on-wafer formed memory and logic
TWI791342B (zh) * 2021-11-30 2023-02-01 財團法人工業技術研究院 異質整合半導體封裝結構
US20230345613A1 (en) * 2022-04-25 2023-10-26 Nvidia Corporation Printed circuit board assembly with integrated vapor chamber
US20240071847A1 (en) * 2022-08-26 2024-02-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050274487A1 (en) * 2004-05-27 2005-12-15 International Business Machines Corporation Method and apparatus for reducing thermal resistance in a vertical heat sink assembly
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US11201102B2 (en) * 2018-05-10 2021-12-14 International Business Machines Corporation Module lid with embedded two-phase cooling and insulating layer

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210143626A (ko) * 2020-05-19 2021-11-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 구조물
US11282825B2 (en) 2020-05-19 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure
KR102417459B1 (ko) * 2020-05-19 2022-07-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키지 구조물
KR20220112651A (ko) * 2021-02-04 2022-08-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 제조 방법
US11682602B2 (en) 2021-02-04 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
KR102621485B1 (ko) * 2021-02-04 2024-01-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 제조 방법
US11973001B2 (en) 2021-02-04 2024-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture

Also Published As

Publication number Publication date
US20210233833A1 (en) 2021-07-29
US11594469B2 (en) 2023-02-28
US20190385929A1 (en) 2019-12-19
US20230144244A1 (en) 2023-05-11
US10978373B2 (en) 2021-04-13
TW202002031A (zh) 2020-01-01

Similar Documents

Publication Publication Date Title
CN110620095A (zh) 半导体装置及其制造方法
US11776877B2 (en) Methods of manufacturing stacked semiconductor die assemblies with high efficiency thermal paths
US11239095B2 (en) Stacked semiconductor die assemblies with high efficiency thermal paths and molded underfill
US9837396B2 (en) Stacked semiconductor die assemblies with high efficiency thermal paths and associated methods
US10916487B2 (en) Method for manufacturing a semiconductor device assembly with through-mold cooling channel formed in encapsulant
US9741638B2 (en) Thermal structure for integrated circuit package
JP6122863B2 (ja) 複数の熱経路を備える積み重ねられた半導体ダイアセンブリ、ならびに関連するシステムおよび方法
EP3170201B1 (en) Stacked semiconductor die assemblies with high efficiency thermal paths
US20160037680A1 (en) Heat dissipation solution for advanced chip packages
CN220873554U (zh) 半导体封装
TW202312292A (zh) 電子裝置、半導體封裝模組以及半導體封裝模組的製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20191227

WD01 Invention patent application deemed withdrawn after publication