CN110542773B - 一种具有区域触发功能的数字示波器 - Google Patents

Abstract

本发明公开了一种具有区域触发功能的数字示波器，主要包括工控机、***电路和FPGA；本发明通过在工控机和FPGA中进行了硬件改进，增加了区域触发控制，然后利用软硬件协同处理方式实现区域触发功能，改变对触发事件的定义方式，简化高级触发的设置难度，增强用户体验；具体讲，在使用的过程中通过将双触发信号同时配合使用，可以轻松隔离出难以定义的触发事件。

Description

一种具有区域触发功能的数字示波器

技术领域

本发明属于数字示波器技术领域，更为具体地讲，涉及一种具有区域触发 功能的数字示波器。

背景技术

数字示波器作为最为通用的测试仪器广泛运用于各个行业，一台功能丰富 操作简单的示波器能够得到更多用户的青睐。示波器中的触发功能是保证用户 使用的基础功能之一。用户通过设置触发条件和参数定义出触发事件，感兴趣 的信号会被捕获下来，并且稳定地显示在屏幕上。但是对于较为复杂的调制信 号或串行总线信号，简单的触发条件已经无法稳定捕获符合条件的波形，因此 更复杂的触发方式开始出现。一台具备逻辑分析功能的数字示波器包含多种协 议触发，而某种总线协议触发本身就包含了多个参数，经过组合会形成更多的 触发条件。这种对触发事件的定义方式较为繁琐，而且提高了对操作员的要求， 操作员必须熟知某种协议的组成方式和特殊事件的定义方式才能灵活调试。

国内示波器行业由于研究时间相对较短，普遍采用上述的触发方式。但是 传统的触发方式有两个明显的缺陷：一是对触发事件定义需要用户的繁琐设置， 降低了使用效率。用户把多数时间都花在设置触发类型和参数上面，即花费了 大量时间在描述“感兴趣的信号”上面；二是常规的触发类型难以准确描述特殊的 触发事件。仅通过几个参数的配置难以准确描述出来偶发的异常信号，导致在 调试时无法隔离出该信号。因此，随着待测信号越来越复杂，尤其是复杂多变 的串行总线信号，通过调节示波器常规触发条件的方式来捕获用户感兴趣的波 形特征已经不能满足需求。

如何通过设置高级触发以隔离感兴趣的信号是使用示波器的最大挑战之 一。

发明内容

本发明的目的在于克服现有技术的不足，提供一种具有区域触发功能的数 字示波器，利用软硬件协同处理方式来实现区域触发功能。

为实现上述发明目的，本发明一种具有区域触发功能的数字示波器，其特 征在于，包括：工控机、***电路和FPGA；

所述工控机包括参数提取模块、参数转换模块和预触发深度变换模块；

在数字示波器的显示屏上手动绘制矩形区域，接着参数提取模块提取矩形 区域的相关参数，包括顶端值、底端值、窗口宽度、延时时间、用户限定符、 等待时间和预触发深度增量值；

参数提取模块提取将顶端值、底端值、窗口宽度、用户限定符和等待时间 发送给参数转换模块，将延时时间和预触发深度增量值发送给预触发深度变换 模块；

参数转换模块对接收参数进行转换后，将顶端值、底端值、窗口宽度、用 户限定符发送给区域触发比较模块，将等待时间发送给区域触发控制模块；

预触发深度变换模块根据延时时间和矩形区域的位置转换预触发深度增量 值并发送给FIFO，设置FIFO的预触发深度；

所述***电路包括信号调理电路和ADC；输入信号经过信号调理电路的调 理后，使输入信号的幅度满足ADC的输入要求，然后经ADC的模数转换后输 入至FPGA；

所述FPGA包括电平比较模块、FIFO、读写控制模块、触发模块、区域触 发比较模块和区域触发控制模块；

其中，区域触发比较模块又包括W位移位寄存器、输出比较器，以及由双 比较器和译码器组成的比较单元；区域触发控制模块又包括触发控制逻辑单元 和计时器；

双比较器、电平比较模块和FIFO同时接收ADC输出的数字信号，

电平比较模块对接收信号进行比较，输出高低电平的数字序列给触发模块， 触发模块产生触发信号trigger给读写控制模块；

双比较器对接收信号进行比较，如果一路信号幅度大于顶端值，则对应比 较器输出高电平，反之输出低电平，另一路信号幅度大于底端值，则对应比较 器输出高电平，反之输出低电平；

双比较器的比较结果与用户限定符共同作为译码器的输入，译码器输出值 为1或0，其中，1表示符合期望，为0表示与期望不符；并将译码结果送入W 位移位寄存器；

W位移位寄存器接收到触发控制逻辑单元发送触发信号start后，将比较单 元的输出结果进行缓存，当连续W个比较结果输入之后W位移位寄存器存满， 此时，若第W+1个比较结果到来后，第二位比较结果覆盖第一位比较结果，在 以此类推，到第W+1位比较结果覆盖第W位比较结果；

输出比较模块将W位的比较结果用一位信号进行输出，得到当前区域触发 比较模块的输出信号Rslt给区域触发控制模块，区域触发控制模块输出触发信 号area_trigger，即area_trigger＝Rslt，并送入FIFO读写控制模块；

FIFO接收到信号后，读写控制模块开启FIFO写使能，波形数据开始写入 FIFO存储器，同时将写使能发送给触发控制逻辑单元，当触发控制逻辑单元接 收到写使能后，计时器开始计时，计数到等待时间后，触发控制逻辑单元发送 触发信号start至区域触发比较模块，触发W位移位寄存器开始缓存比较单元的 输出结果；

当FIFO中写入的数据长度达到了预触发深度时，读写控制模块开启FIFO 读使能，FIFO进行边写边读，并等待触发信号的到来；

当读写控制模块同时收到两路触发信号trigger和area_trigger后，关闭FIFO 读使能，此时触发点之后的数据继续写入FIFO，直至FIFO写满；

当FIFO被写满之后，表示此次采集过程完成，读写控制模块关闭写使能， 开启读使能，将波形数据读出至工控机，用于显示。

本发明的发明目的是这样实现的：

本发明一种具有区域触发功能的数字示波器，主要包括工控机、***电路 和FPGA；本发明通过在工控机和FPGA中进行了硬件改进，增加了区域触发控 制，然后利用软硬件协同处理方式实现区域触发功能，改变对触发事件的定义 方式，简化高级触发的设置难度，增强用户体验；具体讲，在使用的过程中通 过将双触发信号同时配合使用，可以轻松隔离出难以定义的触发事件。

附图说明

图1是本发明一种具有区域触发功能的数字示波器原理图；

图2是创建触发区域示意图；

图3是波形参数示意图；

图4是参数转换示意图；

图5是触发区域在触发点之前的触发示意图；

图6是触发区域在触发点之后的触发示意图；

图7是FIFO存储器的工作过程示意图；

图8是触发信号到来之前时的FIFO工作状态图；

图9是预触发深度变换示意图；

图10是使用简单的边沿触发捕获串行数据流波形图；

图11是基于本发明的区域触发模式下感兴趣的波形图。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更 好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设 计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

实施例

图1是本发明一种具有区域触发功能的数字示波器原理图。

在本实施例中，如图1所示，本发明一种具有区域触发功能的数字示波器， 包括：工控机、***电路和FPGA；

其中，如图1所示，工控机包括参数提取模块、参数转换模块和预触发深 度变换模块；

在数字示波器的显示屏上手动绘制矩形区域，创建过程如图2所示，用鼠 标在显示屏上绘制出一条斜对角线，一块方形区域被创建出来，即为用户自定 义的区域，随后可设定是否对方框内的波形感兴趣。感兴趣表示用户希望区域 内存在波形，不感兴趣同理。

由于波形数据存储在FIFO存储器中，当用户在屏幕上指定一个区域时，不 满足区域触发条件的波形即使满足设定的其他触发条件，也不会存下来。因此， 需要增加区域触发信号干预FIFO存取过程。

所以，接着参数提取模块需要根据创建的区域和兴趣标志符，软件中会包 含如图3所示的几个参数，包括顶端值、底端值、窗口宽度、延时时间、用户 限定符、等待时间和预触发深度增量值，各个参数的具体定义如表1所示；

参数符号	参数名称	参数含义
			Top_value	顶端值	用户定义区域的顶端电压值
Bottom_value	底端值	用户定义区域的底端电压值
			Width	窗口宽度	用户定义区域的时间间隔
Delay	延迟时间	窗口最右侧到触发点对应的时间的时间间隔
			Intersect.	用户限定符	表明用户是否希望所定义区域内出现波形
T	等待时间	波形起始点至区域左侧时间间隔
			Shift	预触发深度增量	临时增加的预触发深度大小

表1

由于用户定义的区域为软件面板上的参数，这些参数由软件获取，后传递 给硬件相关模块。而为了使得面板参数与硬件匹配，需要将面板上的部分参数 在软件中进行二次计算，即参数转换，具体转换过程为：

如图4所示，Top_value与Bottom_value代表的是电压值，实际一幅波形在 FIFO中存储格式为采样值的形式，硬件对数据采样值进行处理。故需要将 Top_value与Bottom_value对应的电压值转化为样点的采样值，即纵轴上的0-U 被分成n个采样点(U与示波器垂直档位有关，n与模数转换器的位数b有关， 通常n＝2^b)。经过转换后的区域顶端与底端对应的采样值分别为

时间宽度Width的也需要进行参数转换处理，由绝对时间值转为采样点个 数。令t表示一幅显示在屏幕上的波形的持续时间(t与示波器时基档位有关)， 在这段时间内共有m个采样点。故用户定义区域的时间宽度Width对应的数据 采样点个数为

对Delay也做同样的转化关系。由于Width和Delay可在软件中直接提取， 而参数T不易通过直接提取。由图2可知，预触发深度predepth＝T+Width+ Delay，式中T，Width，Delay均为样点个数。由上述恒等式可得到等待时间T 的计算公式，T＝predepth-Width–Delay。转换为绝对时间后，可表示为

再根据实际的计数时钟周期，可以得到计时器的计数值为

其中，T_clk为硬件计时器的计数周期。

完成上述参数转换后，对应的参数值才能送到硬件进行处理，具体发送至 硬件为：参数提取模块提取将顶端值、底端值、窗口宽度、用户限定符和等待 时间发送给参数转换模块，将预触发深度增量值发送给预触发深度变换模块；

预触发深度变换模块根据延时时间和矩形区域的位置转换预触发深度增量 值并发送给FIFO，设置FIFO的预触发深度；

***电路包括信号调理电路和ADC；输入信号经过信号调理电路的调理后， 使输入信号的幅度满足ADC的输入要求，然后经ADC的模数转换后输入至 FPGA；

FPGA包括电平比较模块、FIFO、读写控制模块、触发模块、区域触发比 较模块和区域触发控制模块；

其中，区域触发比较模块又包括W位移位寄存器、输出比较器，以及由双 比较器和译码器组成的比较单元；区域触发控制模块又包括触发控制逻辑单元 和计时器；

双比较器、电平比较模块和FIFO同时接收ADC输出的数字信号，电平比 较模块对接收信号进行比较，输出高低电平的数字序列给触发模块，触发模块 产生触发信号trigger给读写控制模块；

双比较器对接收信号进行比较，如果一路信号幅度大于顶端值，则对应比 较器输出高电平，反之输出低电平，另一路信号幅度大于底端值，则对应比较 器输出高电平，反之输出低电平；

双比较器的比较结果与用户限定符共同作为译码器的输入，译码器输出值 为1或0，其中，1表示符合期望，为0表示与期望不符；并将译码结果送入W 位移位寄存器；

在本实施例中，译码器选用3-8译码器，其真值如表2所示：

表2是3-8译码器真值表；

T	B	Intersect	Out
				0	0	0	1
0	0	1	0
				0	1	0	0
0	1	1	1
				1	0	0	X(不存在)
1	0	1	X(不存在)
				1	1	0	1
1	1	1	0

表2

其中，T、B分别代表x[i]的波形数据值与Top_value和Bottom_value比较结 果，1代表大于，0代表小于。当Intersect为1时，即用户希望有波形出现在区 域内，且实际样点在T＝0，B＝1时表示该采样点出现在设定区域内，故此时Out＝1， 而其余T与B的组合得到Out＝0。当Intersect为0时，即用户不希望波形出现 在区域内，当T＝0且B＝0或T＝1且B＝1时的波形数据不会出现在框中，此时 OUT＝1，其余T与B的组合得到OUT＝0。由于x[i]不不可能同时大于Top_value 小于Bottom_value，故当T＝1且B＝0时不存在的输出结果。由表2中真值表的 输入与输出对应关系，可写出该译码器的逻辑表达式：OUT＝∑_{(T,B,intersect)}(0,3,6)。

W位移位寄存器接收到触发控制逻辑单元发送触发信号start后，将比较单 元的输出结果进行缓存，当连续W个比较结果输入之后W位移位寄存器存满， 此时，若第W+1个比较结果到来后，第二位比较结果覆盖第一位比较结果，在 以此类推，到第W+1位比较结果覆盖第W位比较结果；

输出比较模块将W位的比较结果用一位信号进行输出，当Intersect＝1时， 说明用户对区域内的波形感兴趣，此时区域内存在采样点即可将输出结果Rslt 设为有效，因此需要对W位比较结果进行按位求或运算得到Rslt；当Intersect＝0 时，说明用户对区域内的波形不感兴趣，此时区域内不存在采样点时才能将输 出结果Rslt设为有效，因此需要对W位比较结果按位求或再取反的运算方式得 到Rslt，得到当前区域触发比较模块的输出信号Rslt，结果为Rslt＝1表示符合用 户期望，Rslt＝0表示不符合用户期望，并发送给区域触发控制模块；

在本实施例中，区域触发比较模块接收ADC的输出，并把触发区域对应 波形的比较结果写入到W位移位寄存器中。需要解决W位移位寄存器内存储的 数据与用户所定义区域的波形对齐的问题，也就是何开启时寄存器的使能Start 信号的问题。

可以借助延时FIFO写使能的机制达到移位寄存器与定义区域波形同步的目 的。思路是：由FIFO写使能Wen为移位寄存器的写使能Start信号提供参考， 当Wen使能后，再经过T的计数延时，开启Start信号，此时移位寄存器与FIFO 存储器内自定义区域对应的波形同步。具体做法是：首先，区域触发控制模块 在收到FIFO写使能Wen后开启计时器，计时器延时一段时间后W位移位寄存 器内存储的数据与用户所定义区域的波形对齐。当计时完成时，触发控制逻辑 产生区域触发比较模块的使能信号Start并送入区域触发比较模块，使区域触发 比较模块开始工作。

因此，需要定义一个延时时间T，通过计数器计数，当计到时间T时产生 写使能Start信号。

当用户定义的区域在触发点之前，区域内的波形会被存储进FIFO存储器。 若延时T＝0，即FIFO写使能Wen同时对W位移位寄存器有效，此时与FIFO 写入波形数据对齐关系如图5中的灰色矩形区域。由于移位寄存器未与用户定 义区域的波形对齐，故需要对W位移位寄存器的写使能进行延时处理。延时写 使能使得灰色矩形区域向左移动，当延时时间为T时，移位寄存器的波形与用 户定义区域波形同步，如图5中的黑色矩形区域。

当用户定义的区域在触发点之后，由图6中示意可以看出，用户定义区域 仍未存入FIFO，即使通过延时写入使能信号移位寄存器也无法与定义区域的波 形对齐。为解决这一问题，一个可行的做法是临时增加预触发深度，使得用户 定义的区域的波形在FIFO内，之后延时写使能。无论用户定义的区域在触发点 的前后，通过如下公式计算计数器延时时间参数T，并由软件发送至硬件。

其中Delay可取负值。

在计数器计数的延使时间达到T时，W位移位寄存器内存储的数据与用户 所定义区域的波形实现对齐。

最后，区域触发控制模块将区域触发比较模块输出的比较结果Rslt作为区 域触发方式输出的触发信号area_trigger，即area_trigger＝Rslt，并将触发信号 area_trigger送入FIFO读写控制模块，与边沿触发信号共同干预FIFO存储器工 作过程。

由于信号经过采集板的输出的数据速率很高，很难实现实时处理，故需要 将高速的数据流先缓存起来，缓存一般使用FIFO存储器，而读写使能信号由读 写控制模块完成控制，FIFO存储器的工作过程如图7：

FIFO接收到信号后，读写控制模块开启FIFO写使能，波形数据开始写入 FIFO存储器，同时将写使能发送给触发控制逻辑单元，当触发控制逻辑单元接 收到写使能后，计时器开始计时，计数到等待时间后，触发控制逻辑单元发送 触发信号start至区域触发比较模块，触发W位移位寄存器开始缓存比较单元的 输出结果；

当FIFO中写入的数据长度达到了预触发深度时，读写控制模块开启FIFO 读使能，FIFO进行边写边读，并等待触发信号的到来；

当读写控制模块同时收到两路触发信号trigger和area_trigger后，关闭FIFO 读使能，此时触发点之后的数据继续写入FIFO，直至FIFO写满；

当FIFO被写满之后，表示此次采集过程完成，读写控制模块关闭写使能， 开启读使能，将波形数据读出至工控机，用于显示。

在本实施例中，在FIFO采集存储的第二阶段，FIFO存储器写满预触发深 度，此时FIFO存储器边读边写，不断更新FIFO存储中的波形，等待触发信号 到来。当触发信号到来时，FIFO存储器关读使能，写入最新的波形数据。此时， FIFO存储器中在预触发深度之后的点为触发事件到来之前存储的波形数据，在 图3中体现为触发点对应的虚线左侧的波形。预触发深度前的点为触发时间到 来之后的波形数据，在图3中体现为虚线右侧的波形。由此可对用户指定的区 域分为两种情况。

(1)、用户指定的区域完全在trigger对应的虚线左侧，即其中的波形数据 点全部在触发事件到来前被写入FIFO。

(2)、用户指定的区域完全在trigger对应的虚线右侧，即其中的波形数据 点全部在触发事件到来后。触发事件到来时，其中的点还未被存入FIFO。

对于第一种情况，由于用户指定的区域中的波形数据在触发信号到来之前 已经被全部存入FIFO，故可直接由软件发送参数信号给硬件进行处理。图8表 示了在第一种情况下，当触发信号到来之前时的FIFO工作状态；

触发信号到来时，用户指定框内的波形数据已经产生并存入了FIFO存储器 中，用户可根据触发区域的数据(图9中黑色阴影)是否符合参数Intersect的 限定从而判断“区域1”的限定是否有效。具体判断方式为：检查Width时间段内 的实际数据点有没有落入Top_value与Bottom_value范围内，若与用户期望的结 果一致，即代表用户希望其所定义的“区域1”内出现波形数据，给出比较结果 Rslt＝1。反之Rslt＝1。随后给出区域触发的使能area_trigger＝1。与传统触发方式 的区别在于，关闭FIFO读使能的信号最终在area_trigger与触发信号同时使能 时给出，而非仅由触发信号决定。

对于第二种情况，用户定义的区域在屏幕上为触发信号的右侧，即图2中 的“区域2”。用户指定的区域中的波形数据在触发信号到来之前仍未存入FIFO， 故此时数据准备不充分，无法开启硬件处理。

由于FIFO存储器内存储多少数据再等到触发信号到来是由预触发深度决定 的，预触发深度越深，FIFO存储器内预先存储的数据越多，出现上述情况的原 因为预触发深度还不够深，从而导致触发信号到来时，所需要存储的波形数据 尚未存储进FIFO存储器，因此为了得到该区域内的波形数据，考虑加宽预触发 深度。加宽的深度由用户定义的区域离触发点的时间间隔决定。

若此时临时增加预触发深度，如图9所示，则用户指定的区域中的波形会 在触发信号到来之前存到FIFO之中，此时情况二与情况一基本一致，后续处理 方式与情况一相同。

实例

在本实施例中。如图10所示，用户开启了波形的边沿触发方式，但串行数 据流在该条件的限制下会出现多种情况。开启区域触发功能之后，用户在显示 屏幕上绘制了两个区域，一个区域在触发点之前，一个区域在触发点之后，区 域1用户限定符Intersect为无效，即不希望区域内出现波形，区域2用户限定 符为有效，即对区域2内出现的波形感兴趣。这种触发方式可以把真正感兴趣 的波形隔离出来，结果如图11所示。

在区域1中，其中的波形数据已先于触发信号已被存入了FIFO存储器，不 需要再进行预触发深度变换，在对区域触发比较模块的W位移位寄存器进行一 段延时时间为T＝Predepth+Delay-Width的延时后，实现W位移位寄存器与区域 内波形的同步，区域触发控制模块输出Start开始标志信号，区域触发比较模块 开始工作。此时的Intersect为0，对于波形2与区域1交叉的部分经比较器的结 果为T＝0，B＝1，对照三八译码器的真值表可知W位移位寄存器中部分数据点 的比较结果为0，表示与期望不符，经输出比较单元运算之后得到输出Rslt＝0。 而波形1与区域1无交叉部分，经比较器的结果为T＝1，B＝1，由三八译码器的 真值表可知W位移位寄存器中部分数据点的比较结果为1，表示符合期望。经 输出比较单元运算之后得到输出Rslt＝1。

综合上述比较结果，波形2在区域1中不符合判断要求，该幅波形不会产 生有效的区域触发信号area_trigger，因此即使触发信号trigger到来后也不会存 下该幅波形。FIFO的读使能仍有效，依然保持边读边写状态，等待符合区域触 发条件的波形到来。直到波形1到来之后，经区域1的区域比较后，得到Rslt＝1， 因此会产生有效的区域触发信号area_trigger。之后关闭FIFO读使能，继续写入 新的波形数据，进入FIFO存储器的第四个工作阶段，即此区域内的波形数据将 被保存下来，并最终送入工控机进行处理显示。

从图11可以看出，加入区域触发后，使原本在边沿触发下不稳定的波形稳 定下来。更重要的是，这种触发方式非常方便用户查看其感兴趣的波形，而不 再只是局限于原有的几种触发方式，可以对屏幕上显示的任何一段波形进行查 看或过滤，可增强人机交互，实现“用户自定义触发”。

以上讨论的都是用户定义了一个区域的情形，当用户定义了N个区域后， 会产生N组区域参数，此时需要N个区域触发比较模块对N个区域进行处理， 再统一由一个区域触发控制模块进行管理。因此，处理方法基本一致，但有细 微差别。

对于预触发深度变换模块，需要将所有用户定义区域对应的波形全部存在 FIFO之内，得到可满足N个区域对应波形均在预触发深度之内的临时预触发深 度，此时Shift的变换公式为：

Shift＝(0,Delay₁,Delay₂,…,Delay_N)

其中，Delay1，Delay2，…，DelayN分别为N个区域的延迟值。

区域触发控制模块的输出也会发生变化。将N个区域触发比较模块的输出 送入区域触发控制模块，只有当所有比较结果均符合用户期望时，才会产生有 效的触发信号，故此时输出的area_trigger触发信号变为：

area_trigger＝AND(Rslt₁,Rslt₂…Rslt_N)

其中Rslt₁，Rslt₂，…，Rslt_N分别为N个区域的延迟值。

此外，当用户定义的两个框在屏幕上有重叠时，根据两个区域的用户限定 符的值，可以分为如下三种情况：

1.两个区域的用户限定符均为真

2.两个区域的用户限定符均为假

3.一个区域的用户限定符为真，另一个区域的用户限定符为假

对于前两种情况，其处理方法与上文所述完全类似，并不影响逻辑判断。

而对于第三种情况，若重叠部分出现了波形数据点，在面板上弹出操作违 规提示框，提示用户操作违规，并重新指定区域。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域 的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对 本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定 的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发 明创造均在保护之列。

Claims (1)

1.一种具有区域触发功能的数字示波器，其特征在于，包括：工控机、***电路和FPGA；

所述工控机包括参数提取模块、参数转换模块和预触发深度变换模块；

在数字示波器的显示屏上手动绘制矩形区域，接着参数提取模块提取矩形区域的相关参数，包括顶端值、底端值、窗口宽度、延时时间、用户限定符、等待时间和预触发深度增量值；

参数提取模块将顶端值、底端值、窗口宽度、用户限定符和等待时间发送给参数转换模块，将延时时间和预触发深度增量值发送给预触发深度变换模块；

参数转换模块对接收参数进行转换后，将顶端值、底端值、窗口宽度、用户限定符发送给区域触发比较模块，将等待时间发送给区域触发控制模块；

预触发深度变换模块根据延时时间和矩形区域的位置转换预触发深度增量值并发送给FIFO，设置FIFO的预触发深度；

所述***电路包括信号调理电路和ADC；输入信号经过信号调理电路的调理后，使输入信号的幅度满足ADC的输入要求，然后经ADC的模数转换后输入至FPGA；

所述FPGA包括电平比较模块、FIFO、读写控制模块、触发模块、区域触发比较模块和区域触发控制模块；

其中，区域触发比较模块又包括W位移位寄存器、输出比较器，以及由双比较器和译码器组成的比较单元；区域触发控制模块又包括触发控制逻辑单元和计时器；

双比较器、电平比较模块和FIFO同时接收ADC输出的数字信号，电平比较模块对接收信号进行比较，输出高低电平的数字序列给触发模块，触发模块产生触发信号trigger给读写控制模块；

双比较器对接收信号进行比较，如果一路信号幅度大于顶端值，则对应比较器输出高电平，反之输出低电平，另一路信号幅度大于底端值，则对应比较器输出高电平，反之输出低电平；

双比较器的比较结果与用户限定符共同作为译码器的输入，译码器输出值为1或0，其中，1表示符合期望，为0表示与期望不符；并将译码结果送入W位移位寄存器；

W位移位寄存器接收到触发控制逻辑单元发送触发信号start后，将比较单元的输出结果进行缓存，当连续W个比较结果输入之后W位移位寄存器存满，此时，若第W个比较结果之后的下一个比较结果到来后，则用第二位比较结果覆盖第一位比较结果，在以此类推，到第W个比较结果之后的下一个比较结果覆盖第W位比较结果；

输出比较模块将W位的比较结果用一位信号进行输出，得到当前区域触发比较模块的输出信号Rslt给区域触发控制模块，区域触发控制模块输出触发信号area_trigger，即area_trigger＝Rslt，并送入FIFO读写控制模块；

FIFO接收到信号后，读写控制模块开启FIFO写使能，波形数据开始写入FIFO存储器，同时将写使能发送给触发控制逻辑单元，当触发控制逻辑单元接收到写使能后，计时器开始计时，计数到等待时间后，触发控制逻辑单元发送触发信号start至区域触发比较模块，触发W位移位寄存器开始缓存比较单元的输出结果；

当FIFO中写入的数据长度达到了预触发深度时，读写控制模块开启FIFO读使能，FIFO进行边写边读，并等待触发信号的到来；

当读写控制模块同时收到两路触发信号trigger和area_trigger后，关闭FIFO读使能，此时触发点之后的数据继续写入FIFO，直至FIFO写满；

当FIFO被写满之后，表示此次采集过程完成，读写控制模块关闭写使能，开启读使能，将波形数据读出至工控机，用于显示。

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