CN110518020B - 一种显示面板及其制作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims abstract description 31
- 229910010272 inorganic material Inorganic materials 0.000 claims abstract description 9
- 239000011147 inorganic material Substances 0.000 claims abstract description 9
- 238000000231 atomic layer deposition Methods 0.000 claims description 10
- 238000005516 engineering process Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000011368 organic material Substances 0.000 claims description 3
- 239000000470 constituent Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 150
- 239000010408 film Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000002131 composite material Substances 0.000 description 4
- 230000000670 limiting effect Effects 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
- H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
- H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/4985—Flexible insulating substrates
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
- H01L2933/0008—Processes
- H01L2933/0033—Processes relating to semiconductor body packages
- H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
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- Engineering & Computer Science (AREA)
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
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Abstract
本申请实施例提供了一种显示面板及其制作方法,该显示面板包括基底以及设置于基底上的多个相互绝缘的绑定衬垫;绑定衬垫包括上表面、下表面及侧表面,上表面及下表面均与基底所在平面平行,侧表面位于上表面与下表面之间,且侧表面连接上表面及下表面;其中,绑定衬垫的侧表面上设置第一绝缘层,第一绝缘层与绑定衬垫的侧表面接触,且第一绝缘层由无机材料制成。由于绑定衬垫的侧表面上设置第一绝缘层,因此在绑定衬垫制作完成后,绑定衬垫的侧表面不会因为后续的蚀刻工艺受到损坏。
Description
【技术领域】
本申请涉及显示领域,尤其涉及一种显示面板及其制作方法。
【背景技术】
显示面板包括显示图像的显示区和围绕显示区的非显示区,非显示区主要用于走线及设置绑定衬垫,其中,绑定衬垫与显示区的信号线连接用于将芯片或者柔性电路板的信号传送给信号线,因此绑定衬垫需要裸露以与芯片或者柔性电路板进行绑定。在绑定衬垫制作完成后,显示面板的后续其他工艺会对绑定衬垫造成损坏。由于绑定衬垫由金属材料形成,因此在后续制备其他导电结构时的湿法蚀刻工艺也会存在蚀刻掉部分绑定衬垫的风险。解决以上问题的通常做法是在绑定衬垫的上表面的边缘设置保护结构,尽量阻挡蚀刻液过多的接触绑定衬垫。
但是随着显示技术的发展,高屏占比成为了消费者及显示面板制造商新的追求。尤其是在智能穿戴领域,如手表/手环等,对“窄脖子”设计需求越来越高,即要求绑定区越窄越好。而在绑定衬垫上表面的边缘设置保护结构会占用绑定衬垫部分的绑定面积,而如果将绑定衬垫做宽,则会加大绑定区的宽度影响屏占比,或者会减小绑定衬垫间的距离,造成绑定区信号线之间的信号干扰。
【申请内容】
有鉴于此,本申请实施例提供一种显示面板及其制作方法,以解决以上问题。
第一方面,本申请实施例提供一种显示面板,该显示面板包括基底,设置于基底上的多个相互绝缘的绑定衬垫;绑定衬垫包括上表面、下表面及侧表面,上表面及下表面均与基底所在平面平行,侧表面位于上表面与下表面之间,且侧表面连接上表面及下表面;其中,绑定衬垫的侧表面上设置第一绝缘层,第一绝缘层与绑定衬垫的侧表面接触,且第一绝缘层由无机材料制成。
可选地,侧表面包括凹面结构;且第一绝缘层设置在凹面结构内。
优选地,在沿显示面板的厚度方向上,绑定衬垫包括依次设置的第一导电层、第二导电层及第三导电层;凹面结构形成于第二导电层上,其中,第一绝缘层贴附凹面结构,第一绝缘层与凹面结构之间无间隙。
优选地,第一绝缘层整面贴附侧表面,第一绝缘层与侧表面之间无间隙。
优选地,基底上还设置多个晶体管,晶体管包括半导体结构、栅极、源/漏极;其中,绑定衬垫与源/漏极同层设置。
优选地,基底上还设置有平化坦层,平坦化层由有机材料制成;其中平坦化层包括第一平坦化层,第一平坦化层覆盖至少晶体管;平坦化层还包括第二平坦化层,第一绝缘层设置在绑定衬垫的侧表面与第二平坦化层之间。
优选地,第一绝缘层的厚度均匀;且第一绝缘层采用原子层成膜沉积技术形成。
优选地,第一绝缘层与所述上表面及所述下表面均无交叠。
第二方面,本申请实施例还提供第一方面提供的任意一种显示面板的制作方法,包括在基底上形成多个相互绝缘的绑定衬垫,在绑定衬垫的侧表面形成第一绝缘层,第一绝缘层与侧表面接触,且第一绝缘层由无机材料制成;其中,绑定衬垫包括上表面、下表面及侧表面,上表面及下表面均与基底所在平面平行,侧表面位于上表面与下表面之间,且侧表面连接上表面及下表面。
优选地,在基底上形成多个相互绝缘的绑定衬垫包括,在基底上形成连续的绑定衬垫层;对绑定衬垫层进行曝光显影;对曝光显影后的绑定衬垫层进行蚀刻,形成多个相互绝缘的绑定衬垫。
优选地,对曝光显影后的绑定衬垫层进行蚀刻,形成多个相互绝缘的绑定衬垫包括,采用第一蚀刻液对曝光显影后的绑定衬垫层进行蚀刻,形成多个相互绝缘的初级绑定衬垫;采用第二蚀刻液对初级绑定衬垫进行蚀刻,形成绑定衬垫,且绑定衬垫的侧表面包括凹面结构;其中,第一蚀刻液与第二蚀刻液对绑定衬垫的组成材料的蚀刻速率不同。
优选地,在绑定衬垫的侧表面形成第一绝缘层包括,将第一绝缘层形成在凹面结构内。
优选地,在绑定衬垫的侧表面形成第一绝缘层包括:采用原子层成膜沉积技术在绑定衬垫的侧表面形成第一绝缘层。
优选地,采用原子层成膜沉积技术在绑定衬垫的侧表面上形成第一绝缘层包括,采用原子层成膜沉积技术在绑定衬垫的上表面及侧表面形成第一绝缘层,采用蚀刻技术将上表面上形成的第一绝缘层去除。
本申请实施例提供的显示面板中的绑定衬垫侧表面上设置第一绝缘层,因此在绑定衬垫制作完成后,绑定衬垫的侧表面不会因为后续的蚀刻工艺受到损坏。在本申请的实施例中,由于绑定衬垫的侧面有凹面结构,因此起到保护作用的第一绝缘层无需与绑定衬垫的上表面接触,增加了绑定衬垫的有效面积,且采用原子沉积成膜技术可以使第一绝缘层与侧表面两者实现无缝接触,完全阻隔蚀刻液与绑定衬垫需被保护部分的接触。
【附图说明】
为了更清楚地说明本申请实施例的技术方案,下面将对实施例中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本申请的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其它的附图。
图1是本申请实施例提供的一种显示面板的平面图;
图2是本申请实施例提供的显示面板绑定区的部分剖面图;
图3是本申请实施例提供的一种绑定衬垫的结构图;
图4是本申请实施例提供的另一种绑定衬垫的结构图;
图5是本申请实施例提供的一种显示面板的部分剖面图;
图6-图12是本申请实施例提供的一种显示面板的制作方法示意图。
【具体实施方式】
为了更好的理解本申请的技术方案,下面结合附图对本申请实施例进行详细描述。
应当明确,所描述的实施例仅仅是本申请一部分实施例,而不是全部的实施例。基于本申请中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例,都属于本申请保护的范围。
在本申请实施例中使用的术语是仅仅出于描述特定实施例的目的,而非旨在限制本申请。在本申请实施例和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式,除非上下文清楚地表示其他含义。
应当理解,本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系,表示可以存在三种关系,例如,A和/或B,可以表示:单独存在A,同时存在A和B,单独存在B这三种情况。另外,本文中字符“/”,一般表示前后关联对象是一种“或”的关系。
本说明书的描述中,需要理解的是,本申请权利要求及实施例所描述的“基本上”、“近似”、“大约”、“约”、“大致”“大体上”等词语,是指在合理的工艺操作范围内或者公差范围内,可以大体上认同的,而不是一个精确值。
应当理解,尽管在本申请实施例中可能采用术语第一、第二、第三等来描述显示区,但这些显示区不应限于这些术语。这些术语仅用来将显示区彼此区分开。例如,在不脱离本申请实施例范围的情况下,第一显示区也可以被称为第二显示区,类似地,第二显示区也可以被称为第一显示区。
本案申请人通过细致深入研究,对于现有技术中所存在的问题,而提供了一种解决方案。
本申请实施例提供一种显示面板,请参考图1和图2,图1是本申请实施例提供的一种显示面板的平面图,图2是本申请实施例提供的显示面板绑定区的部分剖面图。该显示面板包括基底30以及设置于基底30上的多个相互绝缘的绑定衬垫10;其中绑定衬垫10包括上表面101、下表面102及侧表面103,上表面101及下表面102均与基底30所在平面平行,且上表面101为远离基底30的表面,下表面102为靠近基底30的表面。103侧表面位于上表面101与下表面102之间,且103侧表面连接上表面101及下表面102。并且绑定衬垫10的侧表面103上设置第一绝缘层20,第一绝缘层20与绑定衬垫10的侧表面103接触,且第一绝缘层20由无机材料制成。
请继续参考图1,申请实施例提供的显示面板可以分为显示区02和包围该显示区02的非显示区01,并且显示区02内设置信号线20及发光单元(图中未示出),非显示区01内设置绑定衬垫10。其中,非显示区01设置的至少部分绑定衬垫10与显示区02设置的信号线20电连接,并且可以为信号线20传输电信号,比如显示信号、触控检测信号等。具体地,绑定衬垫10可以与印刷电路板或者柔性电路板绑定,用于接收相应的电信号。
需要说明的是,部分绑定衬垫10可以与信号线20电连接,部分绑定衬垫10也可以不与信号线电连接,比如用作绑定对位等。另外,图1和图2只是示例性的,不能用于限定本申请实施例所适用的具体的显示面板结构。
由于显示区02内的显示单元包括较多的导电结构,在绑定衬垫10制作完成后,还需要制作其他的导电结构。如显示面板可以为液晶显示面板,则在绑定衬垫10制作完成后,还需要制作像素电极,或者还需要制作公共电极/触控电极、触控走线等。如显示面板也可以为有机发光显示面板,则在绑定衬垫10制作完成后,还需要制作阴极、阳极等。需要说明的是,本申请实施例不对显示面板的具体显示类型做限定。由于绑定衬垫10的侧表面103上设置有第一绝缘层,在绑定衬垫10制作完成后,绑定衬垫10的侧表面103不会在后续对其他导电膜层进行蚀刻时受到损坏。
在本申请的一个实施例中,绑定衬垫10的侧表面103包括凹面结构1030,请参考图3和图4,图3是本申请实施例提供的一种绑定衬垫的结构图,图4是本申请实施例提供的另一种绑定衬垫的结构图。可选地,绑定衬垫10包括的凹面结构1030位于相邻设置的两个绑定衬垫10之间的侧表面103上,且凹面结构1030的开口朝向与之平行排布且相距最近的绑定衬垫10。可选地,绑定衬垫10包括的凹面结构1030也可以位于绑定衬垫10的侧表面103上,且一个绑定衬垫10上的凹面结构1030是连续不分割的。并且第一绝缘层20设置在凹面结构1030内,优选地,第一绝缘层20覆盖凹面结构1030。由于绑定衬垫10的侧表面103上设置的凹面结构1030内设置第一绝缘层20,第一绝缘层20可对凹面结构1030所在位置处的绑定衬垫10进行全面保护。
请继续参考图3和图4,在本申请的一个实施例中,第一绝缘层20与绑定衬垫10的上表面101及下表面102均无交叠。由于绑定衬垫10的上表面101无需覆盖保护层,因此可以完全裸露,从而保证了绑定衬垫10的绑定面积,换句话说,绑定衬垫10的有效绑定面积即绑定衬垫上表面101的面积,绑定衬垫10的有效绑定面积达到了最大值。因此在一定的绑定区内,绑定衬垫10之间的间隔距离最大,有效保证绑定衬垫10之间的绝缘。或者在保证绑定衬垫10绝缘设置的同时,明显减小绑定区的宽度。
进一步地,第一绝缘层20贴附所述凹面结构1030,且第一绝缘层20与凹面结构1030之间无间隙。或者,进一步地,第一绝缘层20整面贴附绑定衬垫10的侧表面103,且第一绝缘层20与侧表面103之间无间隙。由于显示面板中,导电结构的形成多是对导电膜层采用湿法蚀刻工艺,因此第一绝缘层20与侧表面103之间的无间隙可以有效避免蚀刻液与侧表面103接触。
请继续参考图3和图4,本申请的一个实施例中,在沿显示面板的厚度方向上,绑定衬垫10包括依次设置的第一导电层112、第二导电层111及第三导电层113,并且凹面结构1030形成于第二导电层111上,即仅在第二导电层111上设置凹面结构1030。当绑定衬垫10采用这样的复合导电层时,由于不同的导电层在同一种蚀刻液中的蚀刻速率不同,因此可以根据需要选择蚀刻速率低的导电层作为上表面和下表面,而为了保证绑定衬垫10的导电率,第二导电层的材料通常比较固定,因此,可以仅在第二导电层111上制作凹面结构1030,然后将第一绝缘层20贴附在凹面结构1030上,同时尽量保证第一绝缘层20与凹面结构1030之间无间隙,即可对绑定衬垫10进行有效保护。当然,在侧表面103制作凹面结构1030,即在第一导电层112、第二导电层111及第三导电层113的侧表面形成凹面结构1030,也在本申请保护范围内。
进一步地,请参考图5,图5是本申请实施例提供的一种显示面板的部分剖面图。基底30上还设置多个晶体管40,其中,晶体管40包括半导体结构401、栅极402、源/漏极403;可选地,绑定衬垫10与源/漏极403同层设置,通常,源/漏极403为Ti/Al/Ti的三层复合导电结构,则绑定衬垫的第一导电层112为Ti层,第二导电层111为Al层,第三导电层113也为Ti层。当然,可选地,绑定衬垫10也可以与栅极402同层设置。由于绑定衬垫10可以与基底30上的其他导电结构在同一制程中获得,因此能够节约显示面板的制作流程。以绑定衬垫10与源/漏极403同层设置为例进行说明,即绑定衬垫10为与源/漏极403相同的Ti/Al/Ti的三层复合导电结构,由于现有显示面板多为内置触控显示面板,因此会在源/漏极403、绑定衬垫之后制作触控走线,触控走线通常为Mo/Al/Mo的三层复合导电结构,由于绑定衬垫10和触控走线中均包含Al,因此在形成触控走线进行湿法蚀刻的过程中存在损坏绑定衬垫10的风险,而在绑定衬垫10的第二导电层111上形成凹面结构1030,并将第一绝缘层20设置在凹面结构1030内时,可以避免该风险,从而保证绑定衬垫10的导电性能。需要说明的是,图5中示例性的表示了绑定衬垫10与晶体管40的膜层关系,未对绑定衬垫10的具体膜层结构及晶体管40的具体膜层结构限定。
进一步地,请继续参考图5,基底上还设置有平化坦层50,平坦化层设置在源/漏极403及绑定衬垫10所在膜层上,具体地,平坦化层50包括第一平坦化层501和第二平坦化层502,且第一平坦化层501覆盖至少部分晶体管40;所述第一绝缘层20设置在绑定衬垫10的侧表面103与第二平坦化层502之间。由于绑定衬垫10需要裸露,因此需要对绑定衬垫10上的平坦化层50进行蚀刻。而平坦化层50一般采用有机材料制成以达到较好的平坦效果,由于第一绝缘层20采用无机材料制成,如SiO2制成,因此平坦化层50和第一绝缘层20的蚀刻机制或者蚀刻材料不同,在对平坦化层50进行蚀刻的过程中不会对第一绝缘层20造成损坏。
更进一步地,第一绝缘层20采用原子层成膜沉积技术制成,且其厚度均匀。原子层沉积的自限制性和互补性致使该技术对薄膜的成份和厚度具有出色的控制能力,所制备的薄膜保形性好且均匀,在绑定衬垫10的侧表面103上形成第一绝缘层20时使用该技术可以保证第一绝缘层20的厚度均匀,从而保证绑定区的厚度均匀,因此即便在绑定衬垫10上形成了第一绝缘层20也不会影响绑定良率。需要说明的是,第一绝缘层20的材料可以与基底30上的其他无机绝缘层的材料相同,如栅极402与源/漏极403之间存在第二绝缘层60,且第二绝缘层60由无机材料制成,则第一绝缘层20可以采用与第二绝缘层60相同的材料制成,以节约成本。
在本申请的一个实施例中,提供一种上述任意实施例描述的显示面板的制作方法,该制作方法包括以下步骤。
第一步:在基底30上形成多个相互绝缘的绑定衬垫10。具体地,请参考图6-图8,在基底30上形成连续的绑定衬垫层10’,然后对绑定衬垫层10’进行曝光显影,最后对曝光显影后的绑定衬垫层10’进行蚀刻,形成多个相互绝缘的绑定衬垫10。需要说明的是,绑定衬垫10可以与源/漏极403同层设置,则两者可以在同一制程中制备获得,节约制作流程。
可选地,请继续参考图6-图8,对曝光显影后的绑定衬垫层进行蚀刻,形成多个相互绝缘的绑定衬垫可以进一步包括,采用第一蚀刻液对曝光显影后的绑定衬垫层10’进行蚀刻,形成多个相互绝缘的初级绑定衬垫10”,然后采用第二蚀刻液对初级绑定衬垫10”进行蚀刻,形成侧表面103包括凹面结构1030的绑定衬垫10。其中,第一蚀刻液与第二蚀刻液对绑定衬垫10的组成材料的蚀刻速率不同。例如,在沿显示面板的厚度方向上,绑定衬垫10包括依次设置的第一导电层112、第二导电层111及第三导电层113,可以利用不同的导电层在同一种蚀刻液中的蚀刻速率不同,将凹面结构1030形成于第二导电层111上,即仅在第二导电层111上设置凹面结构1030。
其中,绑定衬垫10具体包括上表面、下表面及侧表面,其中,上表面及下表面均与基底30所在平面平行,且上表面为远离基底30的表面,下表面为靠近基底30的表面。侧表面位于上表面与下表面之间,且侧表面连接上表面及下表面。
第二步:在绑定衬垫10的侧表面103形成第一绝缘层20。其中,第一绝缘层20与绑定衬垫10的侧表面接触,且第一绝缘层由无机材料制成。
可选地,请参考图9及图10,采用原子层成膜沉积技术在绑定衬垫10的上表面101及侧表面102上形成第一绝缘层20,采用蚀刻技术将上表面101上形成的第一绝缘层20去除。优选地,将第一绝缘层20形成在绑定衬垫10的侧表面设置的凹面结构1030内。
可选地,也可只参考图10,将绑定衬垫10的上表面进行遮挡,采用原子层成膜沉积技术在绑定衬垫10的侧表面102上形成第一绝缘层20,优选地,将第一绝缘层20形成在绑定衬垫10的侧表面设置的凹面结构1030内。原子层沉积的自限制性和互补性致使该技术对薄膜的成份和厚度具有出色的控制能力,所制备的薄膜保形性好且均匀,在绑定衬垫10的侧表面103上形成第一绝缘层20时使用该技术可以保证第一绝缘层20的厚度均匀,从而保证绑定区的厚度均匀,因此即便在绑定衬垫10上形成了第一绝缘层20也不会影响绑定良率。
由于绑定衬垫10的侧表面103上设置的凹面结构1030内设置第一绝缘层20,第一绝缘层20可对凹面结构1030所在位置处的绑定衬垫10进行全面保护。
可选地,还可以包括第三步:在绑定衬垫10上制作平坦化层,并完全裸露绑定衬垫10。具体地,请参考图11及图12,首先,在绑定衬垫10所在膜层上形成初级平坦化层50’,且初级平坦化层50’完全覆盖绑定衬垫10。然后,将绑定衬垫10上的初级平坦化层50’采用蚀刻进行全部去除,形成平坦化层50,即将绑定衬垫10完全裸露。也即第一绝缘层20与绑定衬垫10的上表面101及下表面102均无交叠。由于绑定衬垫10的上表面101无需覆盖保护层,因此可以完全裸露,从而保证了绑定衬垫10的绑定面积,换句话说,绑定衬垫10的有效绑定面积即绑定衬垫上表面101的面积,绑定衬垫10的有效绑定面积达到了最大值。因此在一定的绑定区内,绑定衬垫10之间的间隔距离最大,有效保证绑定衬垫10之间的绝缘。或者在保证绑定衬垫10绝缘设置的同时,明显减小绑定区的宽度。
本申请制作方法相关实施例提供了在显示面板中的绑定衬垫侧表面上设置第一绝缘层的具体实现方式,使用该方法制成的显示面板中的绑定衬垫10得到了第一绝缘层20的保护,其侧表面不会因为后续的蚀刻工艺受到损坏。在本申请的实施例中,由于绑定衬垫的侧面有凹面结构,因此起到保护作用的第一绝缘层无需与绑定衬垫的上表面接触,增加了绑定衬垫的有效面积,且采用原子沉积成膜技术可以使第一绝缘层与侧表面两者实现无缝接触,完全阻隔蚀刻液与绑定衬垫需被保护部分的接触。
以上所述仅为本申请的较佳实施例而已,并不用以限制本申请,凡在本申请的精神和原则之内,所做的任何修改、等同替换、改进等,均应包含在本申请保护的范围之内。
Claims (9)
1.一种显示面板,其特征在于,所述显示面板包括基底,设置于所述基底上的多个相互绝缘的绑定衬垫;
所述绑定衬垫包括上表面、下表面及侧表面,所述上表面及所述下表面均与所述基底所在平面平行,所述侧表面位于所述上表面与所述下表面之间,且所述侧表面连接所述上表面及所述下表面;
其中,所述绑定衬垫的侧表面上设置第一绝缘层,所述第一绝缘层与所述绑定衬垫的侧表面接触,且所述第一绝缘层由无机材料制成;
所述第一绝缘层整面贴附所述侧表面,所述第一绝缘层与所述侧表面之间无间隙;所述侧表面包括凹面结构,所述第一绝缘层设置在所述凹面结构内。
2.根据权利要求1所述的显示面板,其特征在于,在沿所述显示面板的厚度方向上,所述绑定衬垫包括依次设置的第一导电层、第二导电层及第三导电层;所述凹面结构形成于所述第二导电层上,其中,所述第一绝缘层贴附所述凹面结构,所述第一绝缘层与所述凹面结构之间无间隙。
3.根据权利要求1所述的显示面板,其特征在于,所述基底上还设置多个晶体管,所述晶体管包括半导体结构、栅极、源/漏极;
其中,所述绑定衬垫与所述源/漏极同层设置。
4.根据权利要求3所述的显示面板,其特征在于,所述基底上还设置有平坦化层,所述平坦化层由有机材料制成;
所述平坦化层包括第一平坦化层,所述第一平坦化层覆盖至少部分所述晶体管;
所述平坦化层还包括第二平坦化层,所述第一绝缘层设置在所述绑定衬垫的侧表面与所述第二平坦化层之间。
5.根据权利要求1所述的显示面板,其特征在于,所述第一绝缘层的厚度均匀;所述第一绝缘层采用原子层成膜沉积技术形成。
6.根据权利要求1所述的显示面板,其特征在于,所述第一绝缘层与所述上表面及所述下表面均无交叠。
7.一种显示面板的制作方法,其特征在于,在基底上形成多个相互绝缘的绑定衬垫,在所述绑定衬垫的侧表面形成第一绝缘层,所述第一绝缘层与所述侧表面接触,且所述第一绝缘层由无机材料制成;
所述绑定衬垫包括上表面、下表面及侧表面,所述上表面及所述下表面均与所述基底所在平面平行,所述侧表面位于所述上表面与所述下表面之间,且所述侧表面连接所述上表面及所述下表面;
所述在基底上形成多个相互绝缘的绑定衬垫包括,
在所述基底上形成连续的绑定衬垫层;
对所述绑定衬垫层进行曝光显影;
对曝光显影后的绑定衬垫层进行蚀刻,形成多个相互绝缘的绑定衬垫;
所述对曝光显影后的绑定衬垫层进行蚀刻,形成多个相互绝缘的绑定衬垫包括,
采用第一蚀刻液对曝光显影后的绑定衬垫层进行蚀刻,形成多个相互绝缘的初级绑定衬垫;
采用第二蚀刻液对所述初级绑定衬垫进行蚀刻,形成所述绑定衬垫,且所述绑定衬垫的侧表面包括凹面结构;
其中,所述第一蚀刻液与所述第二蚀刻液对所述绑定衬垫的组成材料的蚀刻速率不同;
所述在所述绑定衬垫的侧表面形成第一绝缘层包括,将所述第一绝缘层形成在所述凹面结构内;所述第一绝缘层整面贴附所述侧表面,所述第一绝缘层与所述侧表面之间无间隙。
8.根据权利要求7所述的制作方法,其特征在于,所述在所述绑定衬垫的侧表面形成第一绝缘层包括:采用原子层成膜沉积技术在所述绑定衬垫的侧表面形成所述第一绝缘层。
9.根据权利要求8所述的制作方法,其特征在于,所述采用原子层成膜沉积技术在所述绑定衬垫的侧表面上形成所述第一绝缘层包括,采用原子层成膜沉积技术在所述绑定衬垫的所述上表面及所述侧表面形成第一绝缘层,采用蚀刻技术将所述上表面上形成的所述第一绝缘层去除。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910815735.2A CN110518020B (zh) | 2019-08-30 | 2019-08-30 | 一种显示面板及其制作方法 |
US16/730,602 US11005020B2 (en) | 2019-08-30 | 2019-12-30 | Display panel and fabricating method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201910815735.2A CN110518020B (zh) | 2019-08-30 | 2019-08-30 | 一种显示面板及其制作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110518020A CN110518020A (zh) | 2019-11-29 |
CN110518020B true CN110518020B (zh) | 2022-02-15 |
Family
ID=68629726
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201910815735.2A Active CN110518020B (zh) | 2019-08-30 | 2019-08-30 | 一种显示面板及其制作方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US11005020B2 (zh) |
CN (1) | CN110518020B (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111341826B (zh) * | 2020-05-21 | 2020-08-25 | 京东方科技集团股份有限公司 | 显示面板和显示装置 |
CN114023699B (zh) * | 2021-10-29 | 2022-09-27 | 北海惠科光电技术有限公司 | 阵列基板的制备方法及其阵列基板 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7279713B2 (en) * | 2003-05-09 | 2007-10-09 | Au Optronics Corp. | Bonding pad and method for manufacturing the same |
CN100382253C (zh) | 2003-05-09 | 2008-04-16 | 友达光电股份有限公司 | 焊垫结构及其制作方法 |
US8587126B2 (en) * | 2010-12-02 | 2013-11-19 | Tessera, Inc. | Stacked microelectronic assembly with TSVs formed in stages with plural active chips |
CN104040416B (zh) * | 2012-01-11 | 2017-05-17 | 夏普株式会社 | 半导体装置、显示装置和半导体装置的制造方法 |
WO2015186635A1 (ja) * | 2014-06-04 | 2015-12-10 | シャープ株式会社 | 液晶表示装置 |
US10032844B2 (en) * | 2014-12-29 | 2018-07-24 | Lg Display Co., Ltd. | Organic light emitting display device and method of manufacturing the same |
CN104570423A (zh) | 2015-01-23 | 2015-04-29 | 合肥鑫晟光电科技有限公司 | 一种显示基板及其制作方法、显示面板和显示装置 |
US9583572B2 (en) * | 2015-06-25 | 2017-02-28 | International Business Machines Corporation | FinFET devices having silicon germanium channel fin structures with uniform thickness |
CN107086220A (zh) * | 2017-04-24 | 2017-08-22 | 惠科股份有限公司 | 一种主动开关阵列基板及其制造方法、显示面板 |
-
2019
- 2019-08-30 CN CN201910815735.2A patent/CN110518020B/zh active Active
- 2019-12-30 US US16/730,602 patent/US11005020B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US11005020B2 (en) | 2021-05-11 |
US20210066559A1 (en) | 2021-03-04 |
CN110518020A (zh) | 2019-11-29 |
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Legal Events
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---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
TA01 | Transfer of patent application right | ||
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|
GR01 | Patent grant | ||
GR01 | Patent grant |