CN110518010B - 一种内嵌硅控整流器的pmos器件及其实现方法 - Google Patents
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Abstract
本发明公开了一种内嵌硅控整流器的PMOS器件及其实现方法，通过将现有内嵌硅控整流器的PMOS器件连接阴极的高浓度N型掺杂替换为低浓度N型轻掺杂(30)，并于所述低浓度N型轻掺杂(30)上表面形成金属硅化物，引出电极作为所述PMOS器件的阴极，同时去除高浓度P型掺杂(20)与高浓度P型掺杂(26)下方的P型ESD掺杂，本发明可在提升PMOS器件二次击穿电流的同时提升其维持电压高于其工作电压。
Description
技术领域
本发明涉及半导体集成电路技术领域，特别是涉及一种用于ESD(Electro-StaticDischarge，静电释放)的内嵌硅控整流器的PMOS器件及其实现方法。
背景技术
在集成电路防静电保护设计领域，防静电保护保护设计窗口一般取决于工作电压和内部受保护电路的栅氧化层厚度。以业界常规的28nm high-K/Metal Gate工艺平台为例，其IO器件的栅氧化层厚度约为40A，工作电压为1.8V，那么该28nm high-K/Metal Gate工艺平台的防静电保护设计窗口通常为2.2V～8V之间。
PMOS器件因为其内部载流子空穴的迁移率比较低，导致了其回滞效应的二次击穿电流It2比较低，业界为了提升28nm High-K/Metal Gate工艺平台中PMOS的二次击穿电流，于2015年提出了一种内嵌硅控整流器的PMOS器件，如图1所示，在PMOS器件的漏极中***高浓度N型掺杂(N+)30，并在源漏极下方都加入P型ESD掺杂(P-ESD IMP)10～12，然后将高浓度N型掺杂(N+)30连接阴极，此时该PMOS器件内部则形成一个寄生的PNPN(高浓度P型掺杂(P+)20/N阱(N-Well)60/P型ESD掺杂(P-ESD IMP)10/高浓度N型掺杂(N+)30，或高浓度P型掺杂(P+)26/N阱(N-Well)60/P型ESD掺杂(P-ESD IMP)10/高浓度N型掺杂(N+)30)硅控整流器，该内嵌硅控整流器的PMOS的二次击穿电流大大提升，如下表1所示：
表1
表1为28nm High-K/Metal Gate工艺下现有内嵌硅控整流器的PMOS与传统的GGNMOS和GDPMOS的回滞效应参数比较表，可以发现现有的内嵌硅控整流器PMOS可以将传统PMOS的二次击穿电流大大提升，甚至超过了传统GGNMOS的二次击穿电流，但是其维持电压却只有1.7V左右，小于工作电压1.8V，容易在外界扰动时触发闩锁效应，由此可见现有的内嵌硅控整流器的PMOS并不适用于防静电保护设计，所以需要对现有的内嵌硅控整流器的PMOS器件做进一步改进，提升其维持电压Vh，使其适用于防静电保护设计。
发明内容
为克服上述现有技术存在的不足，本发明之目的在于提供一种内嵌硅控整流器的PMOS器件及其实现方法，以在提升PMOS器件二次击穿电流的同时提升其维持电压高于其工作电压，使其适用于防静电保护设计。
为达上述及其它目的，本发明提出一种内嵌硅控整流器的PMOS器件，所述PMOS器件包括：
半导体衬底(80)；
生成于所述半导体衬底(80)中的N阱(60)；
高浓度N型掺杂(32)、高浓度P型掺杂(20)置于所述N阱(60)的左边，高浓度P型掺杂(22)、低浓度N型轻掺杂(30)、高浓度P型掺杂(24)置于所述N阱(60)的中间，高浓度N型掺杂(34)、高浓度P型掺杂(26)置于所述N阱(60)的右边，所述高浓度P型掺杂(22)的底部、低浓度N型轻掺杂(30)底部、高浓度P型掺杂(24)底部及其中间间隔部分的下方设置一层P型ESD掺杂(10)；
所述高浓度P型掺杂(20)和所述高浓度P型掺杂(22)间的上方设置第一P型栅(40)，所述高浓度N型掺杂(24)和高浓度P型掺杂(26)间的上方设置第二P型栅(42)；
所述高浓度N型掺杂(32)的上方、高浓度P型掺杂(20)的上方生成金属硅化物并与所述第一P型栅(40)相连组成所述PMOS器件的阳极，所述低浓度N型轻掺杂(30)上方生成金属硅化物引出电极作为所述PMOS器件的阴极，所述高浓度N型掺杂(34)的上方、高浓度P型掺杂(26)的上方生成金属硅化物并与所述第二P型栅(42)相连组成所述PMOS器件的阳极。
优选地，所述高浓度P型掺杂(20)、N阱(60)以及P型ESD掺杂(10)构成等效PNP三极管结构。
优选地，所述N阱(60)、P型ESD掺杂(10)与低浓度N型轻掺杂(30)构成等效NPN三极管结构。
优选地，所述高浓度P型掺杂(26)、N阱(60)以及P型ESD掺杂(10)构成等效PNP三极管结构。
优选地，所述高浓度N型掺杂(32)、高浓度P型掺杂(20)之间用浅沟道隔离层隔离，所述高浓度P型掺杂(20)的右侧和高浓度P型掺杂(22)之间为所述N阱(60)的一部分。
优选地，所述高浓度N型掺杂(24)和高浓度P型掺杂(26)之间为所述N阱(60)的一部分，所述高浓度P型掺杂(26)和高浓度N型掺杂(34)间用浅沟道隔离层隔离。
优选地，所述PMOS器件的回滞效应特性由所述高浓度P型掺杂(22)与高浓度P型掺杂(24)的宽度A、所述低浓度N型轻掺杂(30)的宽度B、所述高浓度P型掺杂(22)与低浓度N型轻掺杂(30)之间的间隔以及所述低浓度N型轻掺杂(30)与高浓度P型掺杂(24)之间的间隔S、所述低浓度N型轻掺杂(30)的掺杂浓度决定，其中A为0.1～1um，B为0.1～2um，S为0～2um，掺杂浓度剂量范围为1E12～1E15/cm2。
为达到上述目的，本发明还提供一种内嵌硅控整流器的PMOS器件的实现方法，所述方法将现有内嵌硅控整流器的PMOS器件连接阴极的高浓度N型掺杂替换低浓度N型轻掺杂(30)，并于所述低浓度N型轻掺杂(30)上表面形成金属硅化物，引出电极作为所述PMOS器件的阴极，并去除高浓度P型掺杂(20)与高浓度P型掺杂(26)下方的P型ESD掺杂。
优选地，所述方法包括如下步骤：
步骤S1，提供一半导体衬底(80)，并于所述半导体衬底(80)中生成一个N阱(60)；
步骤S2，将高浓度N型掺杂(32)、高浓度P型掺杂(20)置于所述N阱(60)的左边，高浓度P型掺杂(22)、低浓度N型轻掺杂(30)、高浓度P型掺杂(24)置于所述N阱(60)的中间，高浓度N型掺杂(34)、高浓度P型掺杂(26)置于所述N阱(60)的右边，所述高浓度P型掺杂(22)的底部、低浓度N型轻掺杂(30)底部、高浓度P型掺杂(24)底部及其中间间隔部分的下方设置一层P型ESD掺杂(10)，于所述高浓度P型掺杂(20)和所述高浓度P型掺杂(22)间的上方设置第一P型栅(40)，所述高浓度N型掺杂(24)和高浓度P型掺杂(26)间的上方设置第二P型栅(42)；
步骤S3，于所述高浓度N型掺杂(32)的上方、高浓度P型掺杂(20)的上方生成金属硅化物并与所述第一P型栅(40)相连组成所述PMOS器件的阳极，所述低浓度N型轻掺杂(30)上方生成金属硅化物引出电极作为所述PMOS器件的阴极，所述高浓度N型掺杂(34)的上方、高浓度P型掺杂(26)的上方生成金属硅化物并与所述第二P型栅(42)相连组成所述PMOS器件的阳极。
优选地，所述PMOS器件的回滞效应特性由所述高浓度P型掺杂(22)与高浓度P型掺杂(24)的宽度A、所述低浓度N型轻掺杂(30)的宽度B、所述高浓度P型掺杂(22)与低浓度N型轻掺杂(30)之间的间隔以及所述低浓度N型轻掺杂(30)与高浓度P型掺杂(24)之间的间隔S、所述低浓度N型轻掺杂(30)的掺杂浓度决定，其中A为0.1～1um，B为0.1～2um，S为0～2um，掺杂浓度剂量范围为1E12～1E15/cm2。
与现有技术相比，本发明一种内嵌硅控整流器的PMOS器件及其实现方法通过现有的内嵌硅控整流器的PMOS器件中连接阴极的高浓度N型掺杂替换为轻掺杂的N型轻掺杂(NLDD)，并去除连接阳极的高浓度P型掺杂下方的P-ESD IMP掺杂，可在提升PMOS器件二次击穿电流的同时提升维持电压高于其工作电压，使其适用于防静电保护设计。
附图说明
图1为现有技术之内嵌硅控整流器的PMOS器件的示意图；
图2为本发明一种内嵌硅控整流器的PMOS器件之较佳实施例的器件结构图；
图3为本发明一种内嵌硅控整流器的PMOS器件的实现方法之较佳实施例的步骤流程图；
图4为本发明的应用场景示意图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图2为本发明一种内嵌硅控整流器的PMOS器件之较佳实施例的器件结构图。如图2所示，本发明一种内嵌硅控整流器的PMOS器件，包括：多个浅沟道隔离层(STI，ShallowTrench Isolation)70、高浓度N型掺杂(N+)32、高浓度P型掺杂(P+)20、高浓度P型掺杂(P+)22、低浓度N型轻掺杂(NLDD)30、高浓度P型掺杂(P+)24、P型ESD掺杂(P-ESD IMP)10、高浓度P型掺杂(P+)26、高浓度N型掺杂(N+)34、N阱(N-Well)60、P型衬底(P-Sub)80、第一P型栅(P-Gate)40、第二P型栅(P-Gate)42以及多个连接掺杂区与电极的金属硅化物(Silicide)50。
整个ESD器件置于P型衬底(P-Sub)80上，在P型衬底(P-Sub)80中生成一个N阱(N-Well)60，高浓度N型掺杂(N+)32、高浓度P型掺杂(P+)20置于N阱(N-Well)60的左上部，高浓度P型掺杂(P+)20、N阱(N-Well)60以及P型ESD掺杂(P-ESD IMP)10构成等效PNP三极管结构，高浓度P型掺杂(P+)22、低浓度N型轻掺杂(NLDD)30、高浓度P型掺杂(P+)24置于N阱(N-Well)60的中上部，N阱(N-Well)60、P型ESD掺杂(P-ESD IMP)10与低浓度N型轻掺杂(NLDD)30构成等效NPN三极管结构，高浓度N型掺杂(N+)34、高浓度P型掺杂(P+)26置于N阱(N-Well)60的右上部，高浓度P型掺杂(P+)26、N阱(N-Well)60以及P型ESD掺杂(P-ESD IMP)10构成等效PNP三极管结构；
高浓度N型掺杂(N+)32、高浓度P型掺杂(P+)20间用浅沟道隔离层(STI，ShallowTrench Isolation)70隔离，高浓度P型掺杂(P+)20的右侧和高浓度P型掺杂(P+)22间为N阱(N-Well)60的一部分，在该部分N阱上方放置第一P型栅(P-Gate)40；高浓度P型掺杂(P+)22、低浓度N型轻掺杂(NLDD)30、高浓度P型掺杂(P+)24间为N阱(N-Well)60的一部分，高浓度P型掺杂(P+)22底部至高浓度P型掺杂(P+)24底部的正下方为一层P型ESD掺杂(P-ESDIMP)10，即高浓度P型掺杂(P+)22底部、低浓度N型轻掺杂(NLDD)30底部、高浓度P型掺杂(P+)24底部及其中间的间隔部分的下方为一层P型ESD掺杂(P-ESD IMP)10；高浓度N型掺杂(N+)24和高浓度P型掺杂(P+)26间为N阱(N-Well)60的一部分，在该部分N阱上方放置第二P型栅(P-Gate)42，高浓度P型掺杂(P+)26和高浓度N型掺杂(N+)34间用浅沟道隔离层(STI，Shallow Trench Isolation)70隔离；高浓度P型掺杂(P+)22、低浓度N型轻掺杂(NLDD)30间间隔为S，低浓度N型轻掺杂(NLDD)30、高浓度P型掺杂(P+)24间间隔为S，高浓度P型掺杂(P+)22、和高浓度P型掺杂(P+)24的宽度为A，低浓度N型轻掺杂(NLDD)30的宽度为B；
在高浓度N型掺杂(N+)32的上方、高浓度P型掺杂(P+)20的上方生成2个金属硅化物50并与第一P型栅(P-Gate)40相连组成本发明之PMOS器件的阳极Anode，在低浓度N型轻掺杂(NLDD)30的上方生成金属硅化物50引出电极作为本发明之PMOS器件的阴极Cathode，在高浓度N型掺杂(N+)34的上方、高浓度P型掺杂(P+)26的上方生成2个金属硅化物50并与第二P型栅(P-Gate)42相连组成本发明之PMOS器件的阳极Anode。
本发明所提出用于ESD的内嵌硅控整流器的PMOS器件实际上是在将如图1的现有的内嵌硅控整流器的PMOS器件中连接阴极的高浓度N型掺杂替换为低浓度的N型轻掺杂(NLDD)30，该低浓度的N型轻掺杂(NLDD)30作为新型的内嵌硅控整流器的PMOS器件内部寄生的NPN(低浓度N型轻掺杂(NLDD)30/P型ESD掺杂(P-ESD IMP)10/N阱(N-Well)60)三极管的发射极，其发射电子的效率因本身N型掺杂浓度的降低而降低，这降低了该新型PMOS器件内部寄生的NPN(低浓度N型轻掺杂(NLDD)30/P型ESD掺杂(P-ESD IMP)10/N阱(N-Well)60)三极管的电流增益(βNPN)；另外一方面将连接阳极的高浓度P型掺杂(P+)20和高浓度P型掺杂(P+)26下方的P型ESD掺杂(P-ESD IMP)11-12去除，可以在一定程度上降低高浓度P型掺杂(P+)20和高浓度P型掺杂(P+)26向N阱(N-Well)60发射空穴的效率，这在一定程度上降低了本发明PMOS器件内部寄生的PNP(高浓度P型掺杂(P+)20或26/N阱(N-Well)60/P型ESD掺杂(P-ESD IMP)10)三极管的电流增益(βPNP)，两者结合起来，可以将本发明之内嵌硅控整流器的PMOS器件回滞效应的维持电压提升至2.2V以上，所以本发明所提出的内嵌硅控整流器的PMOS器件更适用于28nm High-K/Metal Gate工艺平台的防静电保护设计。
在本发明中，该用于ESD的内嵌硅控整流器的PMOS器件的尺寸A、B、S和NLDD掺杂浓度一起决定了其回滞效应效应特性，其中A为0.1～1um，B为0.1～2um，S为0～2um，掺杂浓度剂量范围为1E12～1E15/cm2。
图3为本发明一种内嵌硅控整流器的PMOS器件的实现方法之较佳实施例的步骤流程图。如图3所示，本发明一种内嵌硅控整流器的PMOS器件的实现方法，包括如下步骤：
步骤S1，提供一半导体衬底，在本发明具体实施例中，提供一P型衬底(P-Sub)80，并于该P型衬底(P-Sub)80中生成一个N阱(N-Well)60。
步骤S2，利用高浓度P型掺杂(P+)20、N阱(N-Well)60以及P型ESD掺杂(P-ESD IMP)10于N阱(N-Well)60的左上部形成等效PNP三极管结构，利用N阱(N-Well)60、P型ESD掺杂(P-ESD IMP)10与低浓度N型轻掺杂(NLDD)30于N阱(N-Well)60的中上部构成等效NPN三极管结构，利用高浓度P型掺杂(P+)26、N阱(N-Well)60以及P型ESD掺杂(P-ESD IMP)10于N阱(N-Well)60的右上部构成等效PNP三极管结构，具体地，将高浓度N型掺杂(N+)32、高浓度P型掺杂(P+)20置于N阱(N-Well)60的左上部，高浓度P型掺杂(P+)20、N阱(N-Well)60以及P型ESD掺杂(P-ESD IMP)10构成等效PNP三极管结构，高浓度P型掺杂(P+)22、低浓度N型轻掺杂(NLDD)30、高浓度P型掺杂(P+)24置于N阱(N-Well)60的中上部，N阱(N-Well)60、P型ESD掺杂(P-ESD IMP)10与低浓度N型轻掺杂(NLDD)30构成等效NPN三极管结构，高浓度N型掺杂(N+)34、高浓度P型掺杂(P+)26置于N阱(N-Well)60的右上部，高浓度P型掺杂(P+)26、N阱(N-Well)60以及P型ESD掺杂(P-ESD IMP)10构成等效PNP三极管结构。
其中，高浓度N型掺杂(N+)32、高浓度P型掺杂(P+)20间用浅沟道隔离层(STI，Shallow Trench Isolation)70隔离，高浓度P型掺杂(P+)20的右侧和高浓度P型掺杂(P+)22间为N阱(N-Well)60的一部分，并在该部分N阱上方放置第一P型栅(P-Gate)40；高浓度P型掺杂(P+)22、低浓度N型轻掺杂(NLDD)30、高浓度P型掺杂(P+)24间为N阱(N-Well)60的一部分，高浓度P型掺杂(P+)22底部至高浓度P型掺杂(P+)24底部的正下方为一层P型ESD掺杂(P-ESD IMP)10，即高浓度P型掺杂(P+)22底部、低浓度N型轻掺杂(NLDD)30底部、高浓度P型掺杂(P+)24底部及其中间的间隔部分的下方为一层P型ESD掺杂(P-ESD IMP)10；高浓度N型掺杂(N+)24和高浓度P型掺杂(P+)26间为N阱(N-Well)60的一部分，并在该部分N阱上方放置第二P型栅(P-Gate)42，高浓度P型掺杂(P+)26和高浓度N型掺杂(N+)34间用浅沟道隔离层(STI，Shallow Trench Isolation)70隔离；高浓度P型掺杂(P+)22、低浓度N型轻掺杂(NLDD)30间间隔为S，低浓度N型轻掺杂(NLDD)30、高浓度P型掺杂(P+)24间间隔为S，高浓度P型掺杂(P+)22、和高浓度P型掺杂(P+)24的宽度为A，低浓度N型轻掺杂(NLDD)30的宽度为B。
步骤S3，在高浓度N型掺杂(N+)32的上方、高浓度P型掺杂(P+)20的上方生成2个金属硅化物50并与第一P型栅(P-Gate)40相连组成本发明之PMOS器件的阳极Anode，在低浓度N型轻掺杂(NLDD)30的上方生成金属硅化物50引出电极作为本发明之PMOS器件的阴极Cathode，在高浓度N型掺杂(N+)34的上方、高浓度P型掺杂(P+)26的上方生成2个金属硅化物50并与第二P型栅(P-Gate)42相连组成本发明之PMOS器件的阳极Anode。
应用时，为保护IO端口，将本发明之内嵌硅控整流器的PMOS器件的阴极Cathode对外接IO(输入输出端)，对内接内部电路，并通过某种ESD保护器件接地Vss，其阳极接电源电压Vdd，其阳极Anode；为保护电源，在该内嵌硅控整流器的PMOS器件之后还可以连接其他的某种ESD保护器件以获得需要的特性，如图4所示。
综上所述，本发明一种内嵌硅控整流器的PMOS器件及其实现方法通过现有的内嵌硅控整流器的PMOS器件中连接阴极的高浓度N型掺杂替换为轻掺杂的N型轻掺杂(NLDD)，并去除连接阳极的高浓度P型掺杂下方的P-ESD掺杂，可以在提升PMOS器件二次击穿电流的同时提升维持电压高于其工作电压，本发明之内嵌硅控整流器的PMOS器件更适用于28nmHigh-K/Metal Gate工艺平台集成电路的防静电保护设计。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。
Claims (7)
1.一种内嵌硅控整流器的PMOS器件，其特征在于，所述PMOS器件包括：
半导体衬底；
生成于所述半导体衬底中的N阱；
第三十二高浓度N型掺杂、第二十高浓度P型掺杂置于所述N阱的左边，第二十二高浓度P型掺杂、第三十低浓度N型轻掺杂、第二十四高浓度P型掺杂置于所述N阱的中间，第三十四高浓度N型掺杂、第二十六高浓度P型掺杂置于所述N阱的右边，所述第二十二高浓度P型掺杂的底部、第三十低浓度N型轻掺杂底部、第二十四高浓度P型掺杂底部及其中间间隔部分下方设置一层P型ESD掺杂；
所述第二十高浓度P型掺杂和所述第二十二高浓度P型掺杂间的上方设置第一P型栅，所述第二十四高浓度P型掺杂和第二十六高浓度P型掺杂间的上方设置第二P型栅；
所述第三十二高浓度N型掺杂的上方、第二十高浓度P型掺杂的上方生成金属硅化物并与所述第一P型栅相连组成所述PMOS器件的阳极，所述第三十低浓度N型轻掺杂上方生成金属硅化物引出电极作为所述PMOS器件的阴极，所述第三十四高浓度N型掺杂的上方、第二十六高浓度P型掺杂的上方生成金属硅化物并与所述第二P型栅相连组成所述PMOS器件的阳极；其中，所述PMOS器件的回滞效应特性由所述第二十二高浓度P型掺杂与第二十四高浓度P型掺杂的宽度A、所述第三十低浓度N型轻掺杂的宽度B、所述第二十二高浓度P型掺杂与第三十低浓度N型轻掺杂之间的间隔以及所述第三十低浓度N型轻掺杂与第二十四高浓度P型掺杂之间的间隔S、所述第三十低浓度N型轻掺杂的掺杂浓度决定，其中A为0.1~1um，B为0.1~2um，S为0~2um，掺杂浓度剂量范围为1E12~1E15/cm2。
2.如权利要求1所述的一种内嵌硅控整流器的PMOS器件，其特征在于，其特征在于：所述第二十高浓度P型掺杂、N阱以及P型ESD掺杂构成等效PNP三极管结构。
3.如权利要求1所述的一种内嵌硅控整流器的PMOS器件，其特征在于，其特征在于：所述N阱、P型ESD掺杂与第三十低浓度N型轻掺杂构成等效NPN三极管结构。
4.如权利要求2所述的一种内嵌硅控整流器的PMOS器件，其特征在于，其特征在于：所述第二十六高浓度P型掺杂、N阱以及P型ESD掺杂构成等效PNP三极管结构。
5.如权利要求1所述的一种内嵌硅控整流器的PMOS器件，其特征在于，其特征在于：所述第三十二高浓度N型掺杂、第二十高浓度P型掺杂之间用浅沟道隔离层隔离，所述第二十高浓度P型掺杂的右侧和第二十二高浓度P型掺杂之间为所述N阱的一部分。
6.如权利要求1所述的一种内嵌硅控整流器的PMOS器件，其特征在于，其特征在于：所述第二十四高浓度P型掺杂和第二十六高浓度P型掺杂之间为所述N阱的一部分，所述第二十六高浓度P型掺杂和第三十四高浓度N型掺杂间用浅沟道隔离层隔离。
7.一种内嵌硅控整流器的PMOS器件的实现方法，其特征在于，包括：
步骤S1，提供一半导体衬底，并于所述半导体衬底中生成一个N阱；
步骤S2，将第三十二高浓度N型掺杂、第二十高浓度P型掺杂置于所述N阱的左边，第二十二高浓度P型掺杂、第三十低浓度N型轻掺杂、第二十四高浓度P型掺杂置于所述N阱的中间，第三十四高浓度N型掺杂、第二十六高浓度P型掺杂置于所述N阱的右边，所述第二十二高浓度P型掺杂的底部、第三十低浓度N型轻掺杂底部、第二十四高浓度P型掺杂底部及其中间间隔部分的下方设置一层P型ESD掺杂，于所述第二十高浓度P型掺杂和所述第二十二高浓度P型掺杂间的上方设置第一P型栅，所述第二十四高浓度P型掺杂和第二十六高浓度P型掺杂间的上方设置第二P型栅；
步骤S3，于所述第三十二高浓度N型掺杂的上方、第二十高浓度P型掺杂的上方生成金属硅化物并与所述第一P型栅相连组成所述PMOS器件的阳极，所述第三十低浓度N型轻掺杂上方生成金属硅化物引出电极作为所述PMOS器件的阴极，所述第三十四高浓度N型掺杂的上方、第二十六高浓度P型掺杂的上方生成金属硅化物并与所述第二P型栅相连组成所述PMOS器件的阳极；其中，所述PMOS器件的回滞效应特性由所述第二十二高浓度P型掺杂与第二十四高浓度P型掺杂的宽度A、所述第三十低浓度N型轻掺杂的宽度B、所述第二十二高浓度P型掺杂与第三十低浓度N型轻掺杂之间的间隔以及所述第三十低浓度N型轻掺杂与第二十四高浓度P型掺杂之间的间隔S、所述第三十低浓度N型轻掺杂的掺杂浓度决定，其中A为0.1~1um，B为0.1~2um，S为0~2um，掺杂浓度剂量范围为1E12~1E15/cm2。
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