CN110427070A - 一种提高实时时钟芯片时间数据可靠性的方法 - Google Patents
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Abstract
本发明提供一种提高实时时钟芯片时间数据可靠性的方法，写入RAM数据包括如下步骤：S1：打开数据写保护位；S2：写入所述RAM数据；S3：写完所述RAM数据后，关闭所述数据写保护位。通过给芯片的静态RAM数据写入功能加锁，加强数据的抗干扰能力，提高实时时钟数据的可靠性。
Description
技术领域
本发明涉及实时时钟技术领域，尤其涉及一种提高实时时钟芯片时间数据可靠性的方法。
背景技术
实时时钟芯片是用于对年、月、日、周、小时、分、秒等7个字节时钟数据进行计时的集成时钟电路，它通常还具有闰年自动调整功能、与主机交换数据的通信接口、32KHZ振荡电路等等。
为了保证实时时钟芯片能一直随时间正常累加递进计时，通常实时时钟芯片需外接一颗电池。这样在主电源掉电时能切换到后备电池来供电，即使主电源电压降到芯片工作电压以下，后备电池也能及时提供实时时钟芯片正常工作的电源。
在实时时钟芯片内部，7个字节的实时时钟数据是以静态RAM的形式存储的，通过串行数据接口和主机(如MCU)进行通信，主机可以对这些敏感数据进行读写操作。一般在电子***内，实时时钟芯片会一直处于工作状态，因此对实时时钟数据可靠性要求极高。实时时钟芯片既要耐受主电源上下电期间对实时时钟数据的冲击，同时也要避免在主电源正常工作期间因主机运行错乱而对实时时钟数据的误写操作。要设计一款好的实时时钟芯片，如何提高时间数据可靠性，保护芯片内部时钟数据不受外部的干扰将是至关重要的。
发明内容
本发明为了解决现有的问题，提供一种提高实时时钟芯片时间数据可靠性的方法。
为了解决上述问题，本发明采用的技术方案如下所述：
一种提高实时时钟芯片时间数据可靠性的方法，其特征在于，写入RAM数据包括如下步骤：S1：打开数据写保护位；S2：写入所述RAM数据；S3：写完所述RAM数据后，关闭所述数据写保护位。
优选地，所述数据写保护位至少是三个。
优选地，所述数据写保护位是三个，分别为WRTC1保护位、WRTC2保护位、WRTC3保护位。
优选地，所述WRTC2保护位、WRTC3保护位受WRTC1保护位的保护，所述WRTC1保护位存放在第一地址；所述WRTC2保护位和所述WRTC3保护位存放在第二地址。
优选地，所述WRTC2保护位和所述WRTC3保护位存放在所述WRTC1保护位的上一个地址。
优选地，所述实时时钟芯片包括：寄存器10H、寄存器0FH，以及WRTC1保护位、WRTC2保护位、WRTC3保护位。
优选地，先将所述寄存器10H的所述WRTC1保护位设置为1，然后再将所述寄存器0FH地址的所述WRTC2保护位、所述WRTC3保护位位设置为1，则打开所述数据写保护位。
优选地，先将所述寄存器0FH地址的所述WRTC2保护位、所述WRTC3保护位位设置为0，再将所述寄存器10H的所述WRTC1保护位设置为0，则关闭所述数据写保护位。
本发明的有益效果为：提供一种提高实时时钟芯片时间数据可靠性的方法，通过给芯片的静态RAM数据写入功能加锁，加强数据的抗干扰能力，提高实时时钟数据的可靠性。
更进一步的，通过时钟芯片数据锁的开锁先后顺序，增加打开数据保护位的传输信号波形的区分度，加强数据的抗干扰能力，进一步提高实时时钟数据的可靠性。
附图说明
图1是本发明实施例中一种提高实时时钟芯片时间数据可靠性的方法示意图。
图2是本发明实施例中给RAM数据写入功能加锁的示意图。
图3是本发明实施例中写RAM数据的流程示意图。
图4是本发明实施例中写保护位的按地址的增序存放的示意图。
图5是本发明实施例中写保护位的改进的地址顺序的示意图。
图6是本发明实施例中打开写保护位的流程示意图。
图7是本发明实施例中关闭写保护位的流程示意图。
具体实施方式
为了使本发明实施例所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。另外，连接即可以是用于固定作用也可以是用于电路连通作用。
需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多该特征。在本发明实施例的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
实时时钟芯片的串行数据传输接口由SCL和SDA组成，SCL为时钟信号，SDA为双向数据信号。大量的工程实践表明，实时时钟芯片的静态RAM数据错乱主要原因是外界的各种干扰通过芯片的接口线输入到了芯片内部，芯片错误的把这些干扰当成了有效信号，进而引起芯片对静态RAM数据的误操作。
为了提高实时时钟芯片时钟数据的可靠性，可以从下面着手：
可以给芯片的静态RAM数据写入功能加锁。每次写入静态RAM数据前都要先打开写入保护位，写完数据后即关闭数据写保护位。如果数据保护位没有打开，芯片将忽略任何的写入操作。同时，在给时钟芯片加上数据锁的情况下，可以进一步增加打开数据保护位的传输信号波形的区分度，使得正常通信的波形和干扰波形有非常明显的区别。
如图1所示，本发明提供一种提高实时时钟芯片时间数据可靠性的方法，写入RAM数据包括如下步骤：
S1：打开数据写保护位；
S2：写入所述RAM数据；
S3：写完所述RAM数据后，关闭所述数据写保护位。
即给核心敏感数据RAM区域的写使能施加双重保护机制。
如图2所示，数据写保护位是三个，在本发明另外的实施例中，可以大于三个数据写保护位。三个数据写保护位分别为WRTC1保护位、WRTC2保护位、WRTC3保护位，在对RAM区域的数据进行写操作之前必须先打开WRTC1，WRTC2，WRTC3保护位。WRTC2保护位、WRTC3保护位受WRTC1保护位的保护，WRTC1保护位存放在地址1；所述WRTC2保护位和所述WRTC3保护位存放在地址2。
如图3所示，写入RAM数据的流程为打开地址1的WRTC1位设置为1，然后再将地址2的WRTC2，WRTC3位设置为1，才打开数据写保护位，然后写入RAM数据。
由于干扰的随机性，结合串行数据传输的特点，对WRTC1，WRTC2，WRTC3保护位的存放秘钥地址顺序加以调整。
如图4所示，一次标准的串行数据通信波形如下图四所示，在数据的传输过程中芯片内部的地址是自动增加的，如果WRTC1，WRTC2，WRTC3按地址的增序存放，那么RAM的写使能相对容易满足。
如图5所示，WRTC2，WRTC3位存放在WRTC1的上一个地址，这样若要开始一次RAM写操作，必须要两次“开始”和“结束”操作，减少了误写入的可能性。
在本发明的一种实施例中，实时时钟芯片包括：寄存器10H、寄存器0FH，以及WRTC1保护位、WRTC2保护位、WRTC3保护位。
如图6所示，先将所述寄存器10H的所述WRTC1保护位设置为1，然后再将所述寄存器0FH地址的所述WRTC2保护位、所述WRTC3保护位位设置为1，则打开所述数据写保护位。
如图7所示，先将所述寄存器0FH地址的所述WRTC2保护位、所述WRTC3保护位位设置为0，再将所述寄存器10H的所述WRTC1保护位设置为0，则关闭所述数据写保护位。
本发明通过给芯片的静态RAM数据写入功能加锁，加强数据的抗干扰能力，提高实时时钟数据的可靠性。
更进一步的，通过时钟芯片数据锁的开锁先后顺序，增加打开数据保护位的传输信号波形的区分度，加强数据的抗干扰能力，进一步提高实时时钟数据的可靠性。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的技术人员来说，在不脱离本发明构思的前提下，还可以做出若干等同替代或明显变型，而且性能或用途相同，都应当视为属于本发明的保护范围。
Claims (8)
1.一种提高实时时钟芯片时间数据可靠性的方法，其特征在于，写入RAM数据包括如下步骤：
S1：打开数据写保护位；
S2：写入所述RAM数据；
S3：写完所述RAM数据后，关闭所述数据写保护位。
2.如权利要求1所述的提高实时时钟芯片时间数据可靠性的方法，其特征在于，所述数据写保护位至少是三个。
3.如权利要求2所述的提高实时时钟芯片时间数据可靠性的方法，其特征在于，所述数据写保护位是三个，分别为WRTC1保护位、WRTC2保护位、WRTC3保护位。
4.如权利要求3所述的提高实时时钟芯片时间数据可靠性的方法，其特征在于，所述WRTC2保护位、WRTC3保护位受WRTC1保护位的保护，所述WRTC1保护位存放在第一地址；所述WRTC2保护位和所述WRTC3保护位存放在第二地址。
5.如权利要求3所述的提高实时时钟芯片时间数据可靠性的方法，其特征在于，所述WRTC2保护位和所述WRTC3保护位存放在所述WRTC1保护位的上一个地址。
6.如权利要求1所述的提高实时时钟芯片时间数据可靠性的方法，其特征在于，所述实时时钟芯片包括：寄存器10H、寄存器0FH，以及WRTC1保护位、WRTC2保护位、WRTC3保护位。
7.如权利要求6所述的提高实时时钟芯片时间数据可靠性的方法，其特征在于，先将所述寄存器10H的所述WRTC1保护位设置为1，然后再将所述寄存器0FH地址的所述WRTC2保护位、所述WRTC3保护位位设置为1，则打开所述数据写保护位。
8.如权利要求7所述的提高实时时钟芯片时间数据可靠性的方法，其特征在于，先将所述寄存器0FH地址的所述WRTC2保护位、所述WRTC3保护位位设置为0，再将所述寄存器10H的所述WRTC1保护位设置为0，则关闭所述数据写保护位。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116992501A (zh) * | 2023-07-26 | 2023-11-03 | 深圳市兴威帆电子技术有限公司 | 数据写保护方法、装置、设备及计算机可读存储介质 |
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2019
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Non-Patent Citations (1)
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| 深圳市兴威帆电子技术有限公司: "内置晶振、I IC 串行接口的高精度实时时钟IC- SD2403AP Ver1.3", 《HTTPS://MAX.BOOK118.COM/HTML/2017/0725/124281626.SHTM》 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN116992501A (zh) * | 2023-07-26 | 2023-11-03 | 深圳市兴威帆电子技术有限公司 | 数据写保护方法、装置、设备及计算机可读存储介质 |
| CN116992501B (zh) * | 2023-07-26 | 2024-06-07 | 深圳市兴威帆电子技术有限公司 | 数据写保护方法、装置、设备及计算机可读存储介质 |
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