CN110391288A - 具有强极化耦合的半导体器件 - Google Patents

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Abstract

提供了一种半导体器件和制造半导体器件的方法。所述半导体器件包括沟道、栅极以及在沟道和栅极之间的多层栅极绝缘体结构。所述多层栅极绝缘体结构包括至少一个铁电层和至少一个介电层。所述至少一个铁电层和所述至少一个介电层共享至少一个界面并具有强极化耦合。

Description

具有强极化耦合的半导体器件
相关申请的交叉引用
本申请要求2018年4月16日在美国专利商标局提交的美国临时专利申请系列号62/658,538以及2018年9月25日在美国专利商标局提交的非临时专利申请序列号16/141,767的优先权，其全部内容引入本文作为参考。
背景技术
为了将MOS器件缩放到更小的节点，可以在栅极堆叠中使用高介电常数(高κ)材料。例如，栅极堆叠可以包括邻接沟道的界面介电层(IL)和IL层上的高κ层。IL和高κ层的组合具有等效的氧化物厚度(EOT)。EOT是氧化硅层的厚度，其具有与IL和高κ层的组合相同的效果。用于进一步EOT缩放的当前方法包括改变IL的组成以增加IL的κ值或者设计高κ层以增加其介电常数。这些方法取得了有限的成功。高κ介电具有较低的介电常数阻挡(barrier)，其导致泄漏增加。由于泄漏的增加和迁移率的降低，以及已知绝缘体堆叠的实际限制，EOT缩放可能是有问题的。
还提出了在栅极堆叠中具有铁电层的MOS器件。由于瞬态负电容，使用铁电层可能导致低于60mV/dec的亚阈值斜率，然而由于开关速度限制和铁电开关中的功率耗散，这可能对低功率器件无用。还存在关注于铁电层与MOS栅极电容的其余部分(诸如IL和沟道)之间的电容匹配条件的传统方法。然而，从这些方法中不能清楚的是可以实现稳定的负电容的期望效果或者MOS器件将不会由于其他原因而遭受性能下降，例如如果铁电层在操作期间切换。
因此，期望的是具有较低EOT的改进的MOS器件，其可以扩展到更高的面密度。
附图说明
图1A和1B是描绘包括具有强极化耦合的多层栅极绝缘体结构的半导体器件的示例性实施例的图。
图2是描绘包括具有强极化耦合的多层栅极绝缘体结构的半导体器件的另一示例性实施例的图。
图3描绘了具有强极化耦合的多层栅极绝缘体结构的一部分的示例性实施例。
图4描绘了具有强极化耦合的多层栅极绝缘体结构的一部分的另一示例性实施例。
图5描绘了具有强极化耦合的多层栅极绝缘体结构的一部分的另一示例性实施例。
图6是描绘用于制造包括具有强极化耦合的多层栅极绝缘体结构的半导体器件的方法的示例性实施例的流程图。
图7是描绘用于制造具有强极化耦合的多层栅极绝缘体结构的方法的示例性实施例的流程图。
具体实施方式
示例性实施例涉及具有包括具有强极化耦合的至少一个铁电层和至少一个介电层的栅极堆叠的半导体器件。呈现以下描述以使得本领域普通技术人员能够制造和使用本发明，并且在专利申请及其要求的情况下提供以下描述。对示例性实施例的各种修改以及本文描述的一般原理和特征将是显而易见的。主要根据特定实现中提供的特定方法和***来描述示例性实施例。然而，这些方法和***将在其他实现中有效地操作。
诸如“示例性实施例”、“一个实施例”以及“另一个实施例”之类的短语可以指代相同或不同的实施例以及多个实施例。将相对于具有某些组件的***和/或设备来描述实施例。然而，***和/或设备可以包括比所示组件更多或更少的组件，并且可以在不脱离本发明的范围的情况下进行组件的布置和类型的变化。还将在具有某些步骤的特定方法的上下文中描述示例性实施例。然而，该方法和***对于具有不同和/或附加步骤以及与示例性实施例不同但不矛盾的顺序的步骤的其他方法有效地操作。因此，本发明不限于所示的实施例，而是与符合本文所述的原理和特征的最宽范围相一致。
在描述本发明的上下文中(特别是在以下权利要求的上下文中)使用术语“一”和“一个”和“该”以及类似的指示物应被解释为涵盖单数和复数，除非本文另有说明或明确与上下文相矛盾。除非另有说明，否则术语“包含”、“具有”、“包括”以及“含有”应被解释为开放式术语(即，意味着“包括但不限于”)。
除非另外定义，否则本文使用的所有技术和科学术语具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。应注意，除非另有说明，否则本文提供的任何和所有实例或示例性术语的使用仅旨在更好地说明本发明，而不是对本发明范围的限制。此外，除非另外定义，否则可能不会过度解释在通常使用的词典中定义的所有术语。
描述了一种半导体器件和用于提供半导体器件的方法。半导体器件包括沟道、栅极以及在栅极和沟道之间的多层栅极绝缘体结构。多层栅极绝缘体结构包括至少一个铁电层和至少一个介电层。铁电层和介电层共享界面并具有强极化耦合。
图1A和1B是描绘半导体器件100的示例性实施例的图，该半导体器件100包括具有强极化耦合的多层栅极绝缘体结构110和集成到阵列130中的多个这样的半导体器件100A、100B以及100C。为简单起见，仅示出了半导体器件100和130的一部分，并且图1A-1B未按比例绘制。半导体器件100可以是诸如金属氧化物半导体(MOS)晶体管的晶体管。
半导体器件100形成在半导体衬底102上并且至少包括沟道104、栅极介电结构106以及栅极120。用于半导体器件100的栅极堆叠可以包括栅极介电结构106和栅极120。还可以包括源极(未明确示出)、漏极(未明确示出)和/或其他组件。栅极介电结构106包括多层栅极绝缘体结构110。在一些实施例中，栅极介电结构106仅由多层栅极绝缘体结构110形成。在其他实施例中，可以包括附加层。所示的半导体器件100是平面器件。然而，包括但不限于finFET和全环栅极器件的其他几何形状可以用于半导体器件100。栅极120和沟道104可以由已知材料制成。例如，沟道104可以包括Si、SiGe合金、至少一种III-V材料以及至少一种过渡金属二硫属化物化合物中的至少一种。栅极120可以包括诸如钌酸锶氧化物(SRO)和/或TiN的材料。
多层栅极绝缘体结构110包括至少一个铁电层和至少一个介电层。例如，多层栅极绝缘体结构110可以是由单个介电层和单个铁电层组成的双层。在其他实施例中，多层栅极绝缘体结构110可以包括三层或更多层。在这样的实施例中，铁电层和介电层是交错的。铁电层和介电层共享界面。最靠近沟道104的介电层可以是界面介电层，其也与沟道104共享另一个界面。在其他实施例中，铁电层可以被放置得更靠近沟道104(并且可以与沟道104共享另一个界面)。
铁电层和介电层具有强极化耦合。如本文所用，极化是指靠近界面并垂直于界面的电极化的分量。在铁电层和介电层之间的强极化耦合使得铁电层的垂直于界面并靠近界面的电极化的分量强烈地耦合到垂直于界面并靠近界面的介电层的电极化。在一些实施例中，这通过在介电层上外延形成铁电层来实现。在一些实施例中，铁电层和介电层之间的强极化耦合使得铁电层的电极化和介电层的电极化在彼此的百分之二十之内。同样，这些电极化是垂直于界面并接近界面的分量。在一些这样的实施例中，层的极化在彼此的百分之十之内。在其他实施例中，层的极化在彼此的百分之二之内。由于强极化耦合，结构110中的一个或多个铁电层可以用作小的极化的介电。因此，铁电-介电组合可以表现为比单独的介电层具有更高k的高k介电。
图1B描绘了集成到器件130中的半导体器件100A、100B以及100C(统称为半导体器件100)。尽管仅示出了三个半导体器件100A、100B以及100C，但是通常将不同(例如，更大)数量的器件并入单个半导体中。因为每个可以是不同的，所以每个半导体器件100A、100B以及100C被不同地标记。每个半导体器件100A、100B以及100C类似于半导体器件100，并且包括与关于图1描述的组件类似的组件。每个半导体器件100A、100B以及100C包括类似于图1A的沟道104、栅极介电结构106以及栅极120的沟道104；栅极介电结构106A、106B以及106C；以及栅极120。每个半导体器件100可以包括其他组件，例如源极和漏极，为清楚起见未示出。栅极介电结构106A、106B以及106C分别包括多层栅极绝缘体结构110A、110B以及110C，或者由多层栅极绝缘体结构110A、110B以及110C组成，其类似于多层栅极绝缘体结构110。多层栅极绝缘体结构110A、110B以及110C因此包括共享界面并具有强耦合极化的铁电层和介电层。在一些实施例中，半导体器件100A、100B以及100C是相同的。因此，多层栅极绝缘体结构110A、110B以及110C可以由相同的材料形成、具有相同的层数并且基本相同。然而，在其他实施例中，多层栅极绝缘体结构110A、110B以及110C可以是不同的。
多层栅极绝缘体结构110、110A、110B和/或110C在至少一些介电层和铁电层之间具有强极化耦合。这允许这种介电层和铁电层起到非常高的κ介电的作用，从而避免铁电层中的滞后现象。使用多层栅极绝缘体结构110、110A、110B和/或110C可以允许非常高的κ值，对于半导体器件100、100A、100B和/或100C的栅极堆叠具有很小的低泄漏。因此，可以改善非常低的EOT和缩放到较小的节点。
尽管平面器件示于图1A和1B中，具有高极化耦合的多层栅极绝缘体结构的使用不限于这种几何形状。例如，图2描绘了具有全环栅极几何形状(a gate-all-aroundgeometry)的半导体器件100D。半导体器件100D类似于半导体器件100、100A、100B和/或100C。因此，半导体器件100D包括类似于图1A-1B的沟道104；栅极介电结构106、106A、106B以及106C；以及栅极120的沟道104D；栅极介电结构106D-1和106D-2以及栅极120D-1和120D-2。半导体器件100D可以包括诸如为清楚起见未示出的源极和漏极的其他和/或不同的组件。在所示实施例中，栅极介电结构106D-1和106D-2由多层栅极绝缘体结构110D-1和110D-2组成。在其他实施例中，可以包括附加层。多层栅极绝缘体结构110D-1和110D-2类似于多层栅极绝缘体结构110、110A、110B和/或110C。因此，多层栅极绝缘体结构110D-1和110D-2每个包括共享界面并具有强耦合的极化的铁电层和介电层。在一些实施例中，栅极绝缘体结构110D-1和110D-2是相同的。然而，在备选实施例中，栅极绝缘体结构110D-1和110D-2不同。因此，半导体器件100D可以共享半导体器件100、100A、100B、100C和/或130的益处。此外，没有什么能阻止将其他几何形状用于包含具有强极化耦合的多层栅极绝缘体结构的半导体器件。例如，finFET可以包含这种栅极介电结构。
图3是描绘具有强极化耦合的多层栅极绝缘体结构150的示例性实施例的图。多层栅极绝缘体结构150可以用作组件110、110A、110B、110C、110D和/或类似组件。多层栅极绝缘体结构150包括共享界面的介电层160和邻接的铁电层170。在一些实施例中，介电层160是界面层，其与沟道共享界面并且可以在沟道上外延生长(图3中未示出)。在一些实施例中，介电层160可以包括诸如SrTiO3、Al2O3、SiO2以及SiON的钙钛矿氧化物中的至少一种。在一些实施例中，铁电层可包括铁电钙钛矿(诸如Pb(Zr-Ti)O3和/或BaTiO3)和基于HfO2的铁电材料(诸如Si掺杂的HfO2或铁电(Hf-Zr)O2)中的一种或多种。
介电层160和铁电层170具有强极化耦合。介电层160和铁电层170之间的强极化耦合使得铁电层170的电极化的分量强烈地耦合到垂直于介电层160的垂直于并靠近介电层160和铁电层170之间的界面的电极化。这种耦合被认为起源于介电层160和铁电层170的界面，并且因此感兴趣地(of interest)接近界面。在一些实施例中，接近(或靠近)界面可意指距界面不超过5纳米。在一些这样的实施例中，接近界面是距离界面不超过2纳米。在一些实施例中，靠近界面是距离界面不超过1纳米。
在一些实施例中，强极化耦合意味着铁电层170的电极化和介电层160的电极化在百分之二十之内。该强极化的标准可以表示为|PFE-PDE|<0.1|PFEMAX+PDEMAX|或|PFE-PDE|<0.1|PFE+PDE|。PFE是与介电层160垂直于界面并接近界面的铁电层170的极化的分量。PDE是与铁电层170垂直于界面并接近界面的介电层160的极化。PFEMAX是垂直和接近界面的铁电层170的极化的最大分量的绝对值。PDEMAX是垂直和接近界面的介电层160的极化的最大分量的绝对值。在一些实施例中，介电层160和铁电层170的极化在百分之十之内。这可以对应于|PFE-PDE|<0.05|PFEMAX+PDEMAX|或|PFE-PDE|<0.05|PFE+PDE|。类似地，介电层160和铁电层170的极化可以在彼此的百分之二之内。这种情况可能是|PFE-PDE|<0.01|PFEMAX+PDEMAX|或|PFE-PDE|<0.01|PFE+PDE|。在其他实施例中，介电层160和铁电层170的极化可以在彼此的百分之一之内。该条件可以表示为|PFE-PDE|<0.005|PFEMAX+PDEMAX|或|PFE-PDE|<0.005|PFE+PDE|。
或者，可以根据界面极化耦合常数λ、介电层160的厚度(tDE)、铁电层170的厚度(tFE)以及其他材料参数给出铁电层170和介电层160之间的强极化耦合。在一些实施例中，介电层160和铁电层170的组合为至少一纳米厚并且不超过三十纳米厚。对于钙钛矿***，对于SiO2/铁电Hf基氧化物，介电层160和铁电层170的组合的厚度可以是至少五纳米并且不大于四十纳米。在这样的实施例中，SiO2介电层160可以是至少1.5nm且不大于3nm。对于Hf基氧化物的铁电层170，厚度可以为至少1.5nm且不大于6nm。用于铁电层170的铁电Hf基氧化物可以是铁电掺杂的HfO2(例如掺杂有Si、Al、Y…)或铁电(Hf-Zr)O2(也称为HZO)，通常为Hf0.5Zr0.5O2。例如，介电层160和铁电层170之间的强极化耦合可以使得λ>-αFE*tFE。或者，强极化耦合的条件可以由λ>|αFE|*tFE给出，其中αFE、βFE以及γFE是铁电层的材料参数，其通过由Landau表达式给出的近似于铁电体的能量来定义。：
其中αFE<0且βFE或γFE>0：对于具有二阶铁电相变的材料，βFE>0，而具有一阶铁电相变的材料可以用βFE<0和γFE>0建模。其中PFE是铁电层170的极化。
在一些实施例中，强极化耦合意味着多层栅极绝缘体结构150的总***能量使得组合介电层160和铁电层170的最低自由能量在操作条件下对应于介电的极化行为。换句话说，多层栅极绝缘体结构150的电极化与施加的电场成比例，没有滞后行为。
这种强极化耦合与大多数半导体器件(诸如MOS器件)的栅极堆叠中的铁电层的使用形成对比。在这种传统的MOS器件中，层之间通常很少或没有极化耦合。在非相干和/或无序界面处，没有保持介电层和铁电层的极化的匹配的动力。每层通过采用其最佳极化来独立地最小化其自由能量。通常在介电体和铁电体之间或半导体和铁电体之间的非相干和/或无序界面处发生相同的情况。相反，用于多层栅极绝缘体结构150的强极化条件可以如下说明。极化耦合可以存在于外延***中，诸如在其中一层是铁电体的外延钙钛矿层之间。在一些实施例中，介电层160和铁电层170可以满足这些标准。两介电层160和铁电层170之间的界面的界面自由能量fi可以表示为：
Ui＝(λ/2)(P10-P20)2
P10和P20分别是介电层160和铁电层170的界面极化(垂直于界面的极化分量，如上所述接近界面)。如上所述，参数λ是描述极化耦合的强度(相互作用)的耦合常数。
在其中一层或两层都是铁电(并且可以是压电)的外延***中，可以存在强的界面耦合。在这些***中，对靠近界面处的极化之间的差异存在大的界面能量损失。当多层栅极绝缘体结构150包含薄层时，界面自由能量项可以超过介电层160和铁电层170的体积自由能量项。因此，多层栅极绝缘体结构150可以在不同层上采用相对均匀的极化。换句话说，即使一个层170是铁电体而另一个层160不是铁电体，极化也可以如上所述强耦合。
为了进一步解释强极化耦合，描述了铁电层170和介电层160之间直接接触的简化分析。多层栅极绝缘体结构150可以用在具有栅极120的区域A、介电层160的厚度dDE以及铁电层170的厚度dFE的MOS器件中。总***能量可以建模为：
其中λ(>0)是描述界面极化耦合强度的界面极化耦合常数，PDE是介电层160的极化，αDE>0是介电层160的材料参数，PFE是铁电层170的极化，αFE、βFE以及γFE是铁电层170的材料参数。在这种情况下，αFE<0(对于铁电层170中使用的材料处于铁电相的温度)。对于具有二阶铁电相变的材料，βFE>0，而具有一阶铁电相变的材料可以用βFE<0和γFE>0建模。
在小的极化处：
因此，介电层160和铁电层170之间的强极化耦合的条件可表示为：
λ>-αFEdFE＝|αFE|dFE
在一些实施例中，
λ＞＞-αFEdFE＝|αFE|dFE
在一些实施例中，>>表示至少大5倍。在其他实施例中，>>表示至少大一个数量级。在一些实施例中，>>表示大至少两个数量级。在一些这样的实施例中，>>是至少大三个数量级。
在一些实施例中，还满足以下条件：
在这种情况下，多层栅极绝缘体结构150中的铁电层170表现得像介电体。换句话说，铁电层170具有与施加的电场成比例的电极化，没有滞后行为。
因此，可以以多种方式表达介电层160和铁电层170之间的强极化耦合。这种强极化耦合还可以导致多层栅极绝缘体结构150具有与所施加的电场成比例的电极化，并且尽管存在铁电层170，它也不会表现出滞后现象。此外，这种多层栅极绝缘体结构150可能具有非常高的κ和低泄漏。因此，可以改善使用多层栅极绝缘体结构150的诸如MOS器件的半导体器件中的EOT缩放。
以上可以推广到比双层更复杂的堆叠，并且包括与电极的任何相互作用。图4是描绘具有强极化耦合的多层栅极绝缘体结构150A的示例性实施例的图。多层栅极绝缘体结构150A可以用作组件110、110A、110B、110C、110D和/或类似组件。多层栅极绝缘体结构150A类似于多层栅极绝缘体结构150。因此，多层栅极绝缘体结构150A包括介电层160和相邻的铁电层170，它们共享界面并且类似于在图3中所描绘的介电层160和铁电层170。此外，多层栅极绝缘体结构150A包括另外的介电层162，其也与铁电层170共享界面。铁电层170因此夹在介电层160和162之间。介电层160和162可以由相同或不同的材料制成。
介电层160、162以及铁电层170具有强极化耦合。介电层160和铁电层170之间的强极化耦合使得垂直于并靠近介电层160和铁电层170之间的界面的铁电层170的电极化的分量强烈地耦合到垂直于并靠近介电层160和铁电层170之间的界面的介电层160的电极化。类似地，介电层162以及铁电层170之间的极化耦合使得垂直于并靠近介电层162以及铁电层170之间的铁电层170的界面的电极化的分量强烈地耦合到垂直于并靠近介电层162以及铁电层170之间的界面的介电层162的电极化。因此，介电层160、162以及铁电层170的电极化在百分之二十之内。在一些实施例中，介电层160、162以及铁电层170的极化在百分之十之内。类似地，介电层160、162以及铁电层170的极化可以在彼此的百分之二之内。这些条件可以如上表示。
或者，铁电层170与介电层160和162之间的强极化耦合可以依据每个界面的界面极化耦合常数λ1和λ2、铁电层的厚度170(tFE)以及其他材料参数来表示。例如，介电层160、162以及铁电层170之间的强极化耦合可以表示为λ1+λ2>-αFE*tFE。或者，这可以被视为：λ1+λ2>|αFE|*tFE。这也可以表示为层的厚度之和。强极化耦合也可以表示为：
αDE dDE>|αFE|dFEλ/(λ–|αFE|dFE)
其中dFE是铁电层的总厚度，dDE是介电层的总厚度，λ是界面极化耦合常数，αFE是至少一个铁电层的材料参数，以及αDE是至少一个介电层材料参数。铁电层的总厚度是每个铁电层170的厚度之和(在这种情况下是单层的厚度)。介电层的总厚度是每个介电层160和162的厚度之和(t160+t162)。在一些实施例中，强极化耦合使得铁电层170的极化对应于介电体的极化。换句话说，铁电层170的电极化与施加的电场成比例，没有滞后行为。这种多层栅极绝缘体结构150A可以具有非常高的κ和低泄漏。因此，可以改善使用多层栅极绝缘体结构150A的半导体器件中的EOT缩放。
这可以进一步推广到交错的另一数量的介电层和铁电层。例如，图5是描绘了具有强极化耦合的多层栅极绝缘体结构150B的示例性实施例的图。多层栅极绝缘体结构150B可以用作组件110、110A、110B、110C、110D和/或类似组件。多层栅极绝缘体结构150B类似于多层栅极绝缘体结构150和/或150A。因此，多层栅极绝缘体结构150B包括介电层160和162以及邻接的铁电层170，其与介电层160和162共享界面。图5中的介电层160和162类似于图3-4中所描绘的介电层160和铁电层170。此外，多层栅极绝缘体结构150B包括另外的铁电层172，其也与介电层162共享界面。因此，铁电层170夹在介电层160和162之间。
介电层160、162以及铁电层170、172具有强极化耦合。介电层160和铁电层170之间的强极化耦合使得垂直于并靠近介电层160和铁电层170之间的界面的铁电层170的电极化的分量强烈地耦合到垂直于并靠近介电层160和铁电层170之间的界面的介电层160的电极化。介电层162以及铁电层170之间的极化耦合使得垂直于并靠近介电层162以及铁电层170之间的铁电层170的界面的电极化的分量强烈地耦合到垂直于并靠近介电层162以及铁电层170之间的界面的介电层162的电极化。此外，层162和172之间的强极化耦合使得垂直于并靠近层162和172之间的界面的铁电层172的电极化的分量强烈地耦合到垂直于并靠近介电层162以及铁电层170之间的界面的介电层162的电极化。在另一个实施例中，并非所有的铁电层都表现出与相邻的介电层的强极化耦合。例如，仅层172可以与介电层162强耦合。
由于强极化耦合，介电层160、162以及铁电层170、172的电极化在百分之二十之内。在一些实施例中，介电层160、162以及铁电层170、172的极化在百分之十之内。类似地，介电层160、162以及铁电层170、172的极化可以在彼此的百分之二之内。这些条件可以如上表示。或者，铁电层170和172与介电层160和162之间的强极化耦合可以用层的厚度之和表示。强极化耦合也可以通过以下方式给出：
αDE dDE>|αFE|dFEλ/(λ–|αFE|dFE)
其中dFE是铁电层的总厚度，dDE是介电层的总厚度，λ是界面极化耦合常数，αFE是至少一个铁电层的材料参数，以及αDE是至少一个介电层的材料参数。铁电层的总厚度是每个铁电层170和172的厚度之和(在这种情况下为t170+t172)。介电层的总厚度是每个介电层160和162的厚度之和(t160+t162)。在替代实施例中，所有介电层160、162以及铁电层170、172之间的极化耦合不需要很强。相反，如上所述，介电层160和162中的至少一个与铁电层170和172中的至少一个之间的极化耦合很强。在多层栅极绝缘体结构具有另外数量的层的其他实施例中，上述表达式可以推广到其他层数。在一些实施例中，极化耦合使得铁电层170和172中的一个或两个的极化对应于介电体的极化。换句话说，铁电层170和/或铁电层172的电极化与施加的电场成比例而没有滞后。这种多层栅极绝缘体结构150B可以具有非常高的κ和低泄漏。因此，可以改善使用多层栅极绝缘体结构150B的诸如MOS器件的半导体器件中的EOT缩放。
图6是描绘用于制造包括具有强极化耦合的多层栅极绝缘体结构的半导体器件的方法200的示例性实施例的流程图。还在半导体器件100和100D的情况下描述了方法200。然而，方法200可以与另一半导体器件结合使用。为简单起见，并未显示所有步骤。此外，可以以另一顺序执行步骤，包括子步骤和/或组合。还在形成单个半导体器件的情况下描述方法200。然而，更典型的是基本上同时形成多个器件。
经由步骤202，在沟道104上提供栅极介电结构106/106D。步骤202包括提供具有强极化耦合的多层栅极绝缘体结构110/110D。因此，步骤202包括提供至少一个铁电层和至少一个介电层，使得铁电层和介电层共享界面并具有如上定义的强极化耦合。在一些实施例中，还可以形成附加层。
经由步骤204，在栅极介电结构106/106D上提供栅极120。因此，多层栅极绝缘体结构位于栅极和沟道之间。使用方法200，可以形成半导体器件100、100A、100B、100C和/或100D。用于器件的栅电极的示例可以包括但不限于SRO和TiN。因此，可以形成具有具有强极化耦合的多层栅极绝缘体结构的平面、全栅极、finFET和/或其他半导体器件。因此，可以实现其益处。
图7是描绘了用于制造具有强极化耦合的多层栅极绝缘体结构的方法210的示例性实施例的流程图。还在结构150、150A、150B和/或另一种类似的多层栅极绝缘体结构的情况下描述了方法210。为简单起见，并未显示所有步骤。此外，可以以另一顺序执行步骤，包括子步骤和/或组合。还在形成单个栅极绝缘体结构的情况下描述方法210。然而，更典型的是基本上同时形成多个器件。
经由步骤212，在沟道104上提供介电层160。步骤212因此在沟道上形成界面层。在步骤212中可以沉积诸如SrTiO3、Al2O3、SiO2以及SiON的一种或多种钙钛矿氧化物的材料。
经由步骤214，将铁电层170沉积在介电层160上。执行该步骤使得介电层160和铁电层170具有如上所述的强极化耦合。步骤214可以包括在介电层160上外延沉积铁电层170。在步骤214中可以提供诸如一种或多种铁电钙钛矿(诸如Pb(Zr-Ti)O3和/或BaTiO3)材料和HfO2基铁电材料(例如Si掺杂的HfO2或铁电(Hf-Zr)O2)。
经由步骤216，可选地重复步骤212和/或214。例如，可以重复步骤212以形成多层栅极绝缘体结构150A的介电层162。可以重复步骤212和214以形成多层栅极绝缘体结构150B的介电层162和铁电层172。还可以沉积附加层以提供其中介电层和铁电层交错并具有强极化耦合的结构。因此，可以形成结构110、110A、110B、110C、110D、150、150A、150B和/或类似结构，并且实现其益处。
已经根据所示的示例性实施例描述了方法和器件，并且本领域普通技术人员将容易认识到，实施例可以有变化，并且任何变化都将在方法和***的精神和范围内。因此，在不脱离所附权利要求的精神和范围的情况下，本领域普通技术人员可以进行许多修改。

Claims (19)

1.一种半导体器件，包括：
沟道；
多层栅极绝缘体结构，包括至少一个铁电层和至少一个介电层，所述至少一个铁电层和所述至少一个介电层共享至少一个界面并具有强极化耦合；以及
栅极，所述多层栅极绝缘体结构位于所述栅极和所述沟道之间。
2.如权利要求1所述的半导体器件，其中所述至少一个铁电层具有第一极化，所述至少一个介电层具有第二极化，所述强极化耦合使得所述第一极化和所述第二极化在彼此的百分之二十之内。
3.如权利要求2所述的半导体器件，其中所述第一极化和所述第二极化在彼此的百分之十之内。
4.如权利要求2所述的半导体器件，其中所述第一极化和所述第二极化在彼此的百分之二之内。
5.如权利要求1所述的半导体器件，其中所述至少一个铁电层包括第一铁电层，所述至少一个介电层包括第一介电层，所述第一铁电层与所述第一介电层共享所述至少一个界面的第一界面，所述多层栅极绝缘体结构具有界面极化耦合常数(λ)，所述界面极化耦合常数(λ)是大于-1乘以αFE乘以tFE(λ>-αFE*tFE)以及大于αFE的绝对值乘以tFE(λ>|αFE|*tFE)中的至少一个，其中αFE是铁电层的材料参数，并且tFE是铁电层的厚度。
6.如权利要求1所述的半导体器件，其中所述至少一个铁电层包括第一铁电层，所述至少一个介电层包括第一介电层和第二介电层，所述第一铁电层与所述第一介电层共享所述至少一个界面的第一界面，所述第一铁电层与所述第二介电层共享所述至少一个界面的第二界面，所述多层栅极绝缘体结构具有用于所述第一界面的第一界面极化耦合常数(λ1)和用于所述第二界面的第二界面极化耦合常数(λ2)，使得第一极化常数和第二界面极化常数之和是大于-1乘以αFE乘以tFE(λ1+λ2>-αFE*tFE)以及大于αFE的绝对值乘以tFE(λ1+λ2>|αFE|*tFE)中的至少一个，其中αFE是铁电层的材料参数，并且tFE是铁电层的厚度。
7.如权利要求1所述的半导体器件，其中所述多层栅极绝缘体结构具有所述至少一个铁电层的总厚度(dFE)、所述至少一个介电层的总厚度(dDE)、界面极化耦合常数(λ)、所述至少一个铁电层的材料参数(αFE)以及所述至少一个介电层的材料参数(αDE)，使得：
αDEdDE>|αFE|dFEλ/(λ–|αFE|dFE)
其中所述至少一个铁电层的总厚度是所述至少一个铁电层中的每一个的至少一个厚度的总和，所述至少一个介电层的总厚度是所述至少一个介电层中的每一个的至少一个厚度的总和。
8.如权利要求1所述的半导体器件，其中所述至少一个介电层包括钙钛矿氧化物、SrTiO3、Al2O3、SiO2以及SiON中的至少一种，所述至少一个铁电层包括铁电钙钛矿、(Pb(Zr-Ti)O3)、BaTiO3、至少一种基于HfO2的铁电材料、Si掺杂的HfO2以及铁电(Hf-Zr)O2中的至少一种，所述沟道包括Si、SiGe合金、至少一种III-V材料中以及至少一种过渡金属二硫属化物化合物中的至少一种。
9.根据权利要求1所述的半导体器件，其中所述至少一个铁电层外延至所述至少一个介电层。
10.根据权利要求1所述的半导体器件，其中从平面器件、finFET以及全环栅器件中选择所述半导体器件。
11.根据权利要求1所述的半导体器件，其中所述至少一个铁电层中的至少一个具有至少一个没有滞后的电极化。
12.一种半导体器件，包括：
多个金属氧化物半导体(MOS)器件，所述多个MOS器件中的每一个包括至少一个沟道、至少一个多层栅极绝缘体结构以及至少一个栅极，所述至少一个多层栅极绝缘体结构包括至少一个铁电层和至少一个介电层，所述至少一个铁电层和所述至少一个介电层共享至少一个界面并具有强极化耦合，所述多层栅极绝缘体结构位于所述栅极和所述沟道之间。
13.根据权利要求12所述的半导体器件，其中所述至少一个铁电层具有第一极化，所述至少一个介电层具有第二极化，所述强极化耦合使得所述第一极化和所述第二极化在彼此的百分之二十之内。
14.如权利要求13所述的半导体器件，其中所述第一极化和所述第二极化在彼此的百分之十之内。
15.根据权利要求12所述的半导体器件，其中所述至少一个介电层包括钙钛矿氧化物、SrTiO3、Al2O3、SiO2以及SiON中的至少一种，所述至少一个铁电层包括铁电钙钛矿、(Pb(Zr-Ti)O3)、BaTiO3、至少一种基于HfO2的铁电材料、Si掺杂的HfO2以及铁电(Hf-Zr)O2中的至少一种，所述沟道包括Si、SiGe合金、至少一种III-V材料以及至少一种过渡金属二硫属元素化合物中的至少一种。
16.根据权利要求12所述的半导体器件，其中所述至少一个铁电层外延至所述至少一个介电层。
17.一种制造半导体器件的方法，包括：
在沟道上提供多层栅极绝缘体结构包括
提供至少一个铁电层；以及
提供至少一个介电层，使得所述至少一个铁电层和所述至少一个介电层共享至少一个界面并具有强极化耦合；以及
提供栅极，所述多层栅极绝缘体结构位于所述栅极和所述沟道之间。
18.如权利要求17所述的方法，其中所述至少一个铁电层具有第一极化，所述至少一个介电层具有第二极化，所述强极化耦合使得所述第一极化和所述第二极化在彼此的百分之二十之内。
19.如权利要求17所述的方法，其中所述多层栅极绝缘体结构具有所述至少一个铁电层的总厚度(dFE)、所述至少一个介电层的总厚度(dDE)、界面极化耦合常数(λ)、所述至少一个铁电层的材料参数(αFE)以及所述至少一个介电层的材料参数(αDE)使得：
αDEdDE>|αFE|dFEλ/(λ–|αFE|dFE)
其中所述至少一个铁电层的总厚度是所述至少一个铁电层中的每一个的至少一个厚度的总和，所述至少一个介电层的总厚度是所述至少一个介电层中的每一个的至少一个厚度的总和。
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