CN110376612A - 一种卫星接收机 - Google Patents

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Abstract

本发明公开了一种卫星接收机，包括接收机壳体，于接收机壳体的上端和下端分别卡紧有接收机上盖板和接收机下盖板；于接收机壳体内卡紧有抗干扰单元、接收机单元和电源单元；于接收机壳体侧壁内用螺纹旋接有射频接头，于射频接头的伸入到接收机壳体内的一端固定有射频连接线；于接收机壳体内固定有导航解算模块和时钟管理模块。

Description

一种卫星接收机
技术领域
本发明涉及导航技术领域，具体涉及一种卫星接收机。
背景技术
常见的基于天线阵列的抗干扰技术包括基于空域滤波的自适应调零技术、空时联合自适应滤波技术、数字多波束技术等。
自适应调零技术一般采用功率倒置算法，通过在干扰方向形成空间零陷，抑制干扰对卫星接收机的影响。该技术算法简单。技术成熟，最先在工程中得到应用。该技术的缺点是空间零陷在抑制干扰的同时，影响零陷方向卫星信号的正常接收，且抗干扰个数受阵元个数限制，最大抗干扰个数为阵元个数减去1。
空时联合自适应滤波是国内的一个研究热点。数字多波束技术是相空阵列雷达领域的一个重要分支，技术相对成熟，需要结合卫星接收机的应用情况进行适应性改进。该技术近两年得到快速发展，技术核心已经突破，性能优势正逐步得到体现。
由于卫星信号往往深埋于噪声信号与干扰信号中，不易得到阵元接收信号的最佳加权。采用波束空间处理方式可从多波束中选择信号最强的几个，以符合质量要求。在满足阵列接收效果的前提下，可减少运算量和降低***复杂度。数字波束技术抗干能力与天线阵元数有关，天线阵元数越多，抗干扰能力越强，但实际工程实现受天线结构尺寸要求限制，天线阵元数有限。数字波束技术抗干扰能力还受信号幅相一致性、信号采样精度、信道处理误差等诸多方面的影响，工程设计时需要对上述因素严格控制。数字波束技术算法复杂，运算量大，工程实现时需要优化算法并采取特殊的措施。对于每一个波束通道，现在应用较为广泛的是空域滤波技术。但是该技术存在一系列不足，如对信号源附近干扰抑制能力弱、抗相干干扰和多径干扰能力弱等。
发明内容
本发明的目的在于提供一种卫星接收机，用以解决现有卫星接收机抗干扰能力弱的问题。
为实现上述目的，本发明的技术方案为：
一种卫星接收机，包括接收机壳体，于接收机壳体的上端和下端分别卡紧有接收机上盖板和接收机下盖板；于接收机壳体内卡紧有抗干扰单元、接收机单元和电源单元；于接收机壳体侧壁内用螺纹旋接有射频接头，于射频接头的伸入到接收机壳体内的一端固定有射频连接线；于接收机壳体内固定有导航解算模块和时钟管理模块。
优选的，导航解算模块用于对接收到的基带信号、GPS和GLONASS 射频信号进行处理，且根据处理结果输出导航信息；导航解算模块包括 FPGA芯片XC6SLX150-2-FGG484I,FPGA芯片XC6SLX150-2-FGG484I 上电连接有双路ADC、SDRAM、ARM、LPDDR、接口芯片和单路ADC；且通过双路ADC电连接有分路器。
优选的，所述电源模块采用隔离电源模块采用V24C12C100BL将输入的28V电源转换为12V输出为各单元供电；V24C12C100BL将外部电源和内部各单元隔离。
优选的，所述BD2抗干扰模块包括15dB可调衰减器、芯片AD9269 和FPGA芯片XC5VSX95T；其中两个15dB可调衰减器的输出端电连接到一个芯片AD9269的输入端；芯片AD9269的输出端电连接到芯片 XC5VSX95T的输入端。
优选的，所述ARM芯片型号是LPC3250定点数字信号处理器；所述芯片XC5VSX95T和芯片XC6SLX150-2-FGG484I分开单独进行配置；芯片XC5VSX95T采用两片32Mbits的PROM进行配；芯片 XC6SLX150-2-FGG484I通过FLASH芯片W25Q64BV以SPI的方式进行配置，存储空间为64Mbits；接口芯片是带隔离功能的标准RS422串行口，其采用芯片型号IL422-3V。
优选的，时钟管理模块包括第一分路器，晶振信号输入第一分路器后分别输出第一晶振信号和第二晶振信号；第一晶振信号依次经过第一 LC滤波电路、同轴电缆、第二LC滤波电路输入到第二分路器，经过第二分路器分别输出第三晶振信号和第四晶振信号；所述第三晶振信号经过衰减器输送到BD2抗干扰模块；第四晶振信输送到比较器。
优选的，时钟管理模块采用CFPT-9000系列的20MHz晶振，频稳为 10-8；20MHz晶振经过分路器分路后一路晶振信号被发送到本振芯片，另一路晶振信号经过LC滤波、放大和分路后发送到抗干扰单元(7)本振芯片。
本发明具有如下优点：
本发明的接收机设计采用射频通道间高隔离度设计，在PCB布局布线时避免相邻两通道间器件距离过近，并且在结构上采用每一通道单独封腔的方式来确保通道间高隔离度，提高了自适应卫星接收机的抗干扰能力。
附图说明
图1是发明的卫星接收机功能模块图。
图2是发明中电源模块框图。
图3是发明中抗干扰模块示意图。
图4是发明中导航解算模块示意图。
图5是发明中时钟电路示意图。
图6是发明中卫星接收的结构示意图。
图7是发明中抗干扰软件流程图。
图8是发明中FPGA第一电路单元图。
图9是发明中FPGA第二电路单元图。
图10是发明中FPGA第一***电路图。
图11是发明中FPGA第二***电路图。
图12是发明中射频电源图。
图13是发明中通道电路图。
图14是发明中通道第一***电路图。
图15是发明中通道第二***电路图。
图16是发明中通道第三***电路图。
图中：1-射频接头；2-射频连接线；3-电源单元；4-接收机单元；5- 接收机下盖板；6-接收机壳体；7-抗干扰单元；8-接收机上盖板。
具体实施方式
以下实施例用于说明本发明，但不用来限制本发明的范围。
实施例
本实施例的卫星接收机，包括接收机壳体6，于接收机壳体6的上端和下端分别卡紧有接收机上盖板8和接收机下盖板5；于接收机壳体6内卡紧有抗干扰单元7、接收机单元4和电源单元3；于接收机壳体6侧壁内用螺纹旋接有射频接头1，于射频接头1的伸入到接收机壳体6内的一端固定有射频连接线2；于接收机壳体6内固定有导航解算模块和时钟管理模块。
导航解算模块用于对接收到的基带信号、GPS和GLONASS射频信号进行处理，且根据处理结果输出导航信息；导航解算模块包括FPGA芯片XC6SLX150-2-FGG484I，于FPGA芯片XC6SLX150-2-FGG484I上电连接有双路ADC、SDRAM、ARM、LPDDR、接口芯片和单路ADC；且通过双路ADC电连接有分路器。
所述电源模块采用隔离电源模块采用V24C12C100BL将输入的28V 电源转换为12V输出为各单元供电；V24C12C100BL将外部电源和内部各单元隔离。
所述BD2抗干扰模块包括15dB可调衰减器、芯片AD9269和FPGA 芯片XC5VSX95T；其中两个15dB可调衰减器的输出端电连接到一个芯片AD9269的输入端；芯片AD9269的输出端电连接到芯片XC5VSX95T 的输入端。
所述ARM芯片型号是LPC3250定点数字信号处理器；所述芯片 XC5VSX95T和芯片XC6SLX150-2-FGG484I分开单独进行配置；芯片 XC5VSX95T采用两片32Mbits的PROM进行配；芯片 XC6SLX150-2-FGG484I通过FLASH芯片W25Q64BV以SPI的方式进行配置，存储空间为64Mbits；接口芯片是带隔离功能的标准RS422串行口，其采用芯片型号IL422-3V。
时钟管理模块包括第一分路器，晶振信号输入第一分路器后分别输出第一晶振信号和第二晶振信号；第一晶振信号依次经过第一LC滤波电路、同轴电缆、第二LC滤波电路输入到第二分路器，经过第二分路器分别输出第三晶振信号和第四晶振信号；所述第三晶振信号经过衰减器输送到BD2抗干扰模块；第四晶振信输送到比较器。
时钟管理模块采用CFPT-9000系列的20MHz晶振，频稳为10-8； 20MHz晶振经过分路器分路后一路晶振信号被发送到本振芯片，另一路晶振信号经过LC滤波、放大和分路后发送到抗干扰单元7本振芯片。
与传统接收机相比，本发明使用七个BD2-B3阵元进行信号接收和自适应调零，关键需保证七路射频信号质量，因此在接收机设计时采用数字前端信号无失真设计和射频通道间高隔离度设计。
数字前端信号无失真设计：自适应调零算法要求射频通道具有高线性度。为避免带内强干扰信号使得射频通道内器件饱和造成信道堵塞，在射频通道设计时，除了根据信号动态范围来估算射频通道每一个环节的信号能量、严格选用元器件外，还需仔细斟酌电路的布局和走线，做好反向隔离措施，确保单一射频通道中在规定动态范围的信号的无失真传输。
射频通道间高隔离度设计：由于高频信号具有易辐射的特点，不同射频通道的信号存在相互串扰，通道间的信号隔离度直接决定了自适应调零接收机的抗干扰能力。这里在PCB布局布线时避免相邻两通道间器件距离过近，并且在结构上采用每一通道单独封腔的方式来确保通道间高隔离度。
接收机主要由电源模块、BD2抗干扰模块、时钟管理模块构成。输入的7路BD中频信号，将信号通过可控增益放大器放大，然后将7路信号输入AD9269，经AD9269采样后将数字信号传输给FPGA芯片 XC5VSX95T(FPGA_1)，在XC5VSX95T芯片里做抗干扰算法，然后将处理后的基带信号传输给另一片FPGA芯片XC6SLX150(FPGA_2)，在这块芯片里进行卫星信号解调和捕获，最后在ARM中进行导航电文处理。为了便于调试，在XC5VSX95T芯片外接一片DA芯片，然后再通过AD采样将数据传输给XC6SLX150。
输入的GNSS射频信号经过分路后分别进入相应的射频通道进行滤波、下变频和采用处理，之后将输出数字基带信号给FPGA芯片 XC6SLX150进行信号解调和捕获，最在ARM中进行导航电文处理。
电源模块：电源模块选用的成熟模块，各功能单元均为12V供电， 28V转12V的隔离电源模块V24C12C100BL对***各单元供电该模块最大输出功率100W，效率85％。
其中阵列天线单元、抗干扰单元、接收机单元功耗分别不大于12W、 12W、6W，考虑到转换效率整机功耗不大于36W，设计裕量达到50％以上。
出于***供电隔离的需要，在设计中做了如下处理：采用隔离电源模块对外部28V与内部12V供电的隔离，从而保证整个***的供电对外部电源的隔离；天线采用浮地设计，即天线结构与壳体的接触面材质为玻璃钢，且采用绝缘螺钉固定，保证天线的地与壳体地之间的隔离；抗干扰接收机对外通讯口采用带隔离功能的RS422芯片，保障通讯双方的有效隔离。
BD2抗干扰模块包括15dB可调衰减器、16位ADC和FPGA芯片。 ADC选用了AD公司的AD9269。AD9269为双通道ADC，该芯片的量化位数为16位，采样频率最大为80M，模拟信号输入为IQ两路差分模式，差分输入信号带宽为700MHz,SNR为71～78db,SFDR为80～95dbc, 最大功耗为240mW。FPGA芯片：为了满足大部分抗干扰算法对资源的消耗，这里采用Xilinx公司的Virtex系列芯片XC5VSX95T。
导航解算模块主要完成BD2基带信号、GPS和GLONASS射频信号的处理，对外输出导航信息。经过抗干扰算法处理后的BD基带信号通过数据总线传给FPGA芯片，为了便于BD支路接收机的调试，预留8 位ADC芯片AD9288。为FPGA外扩1片16M16bits的LPDDR芯片，为ARM外扩2片16M16bits的SDRAM芯片。
基于以上的要求，对器件的选型如下：
ARM芯片选用TI公司的LPC3250定点数字信号处理器，其主频为 266MHz,8级并行流水线最大可同时执行8条指令，拥有独立的FFT算法硬核，FFT运算效率高并且速度快，芯片功耗1.12W左右，该芯片在多个项目中已成熟应用。
FPGA芯片主要功能为逻辑控制和***接口实现。考虑本设计对 FPGA的逻辑资源需求，采用了XILINX公司的Spartan6系列的 XC6SLX150-2-FGG484I。
配置芯片:考虑到调试需要，抗干扰单元与接收机单元的FPGA芯片采取分开单独配置的方式。其中抗干扰单元的XC5VSX95T采用两片 32Mbits的PROM进行配置，接收机XC6SLX150与LPC3250共用 WINBOND公司的FLASH芯片W25Q64BV以SPI的方式进行配置，存储空间为64Mbits。
目前预估卫星定位***ARM程序所占内存约为500k字节左右，配置给ARM芯片的运行内存多达64M字节，资源占用率约为0.78％。预估接卫星定位***定位解算单元的FPGA资源占用率为50％左右，抗干扰单元FPGA资源占用率为75％左右。
接口芯片:一个带隔离功能的标准RS422串行口，采用NVE公司的 IL422-3V芯片，支持25MBaud的传输速率，内部采用隔离电源对RS422 串行口进行+5V供电，具有2500V的隔离度。一个标准RS232串行口，用于PRM芯片&ICCARD在线加注和软件调试。标准RS232串行口采用板级+3.3V供电。
时钟管理模块：整个***采用单晶振为各功能单元提供时钟，选用频稳较高的温补晶振，C-MAC公司的CFPT-9000系列的20MHz晶振，频稳为10-8。为了保证BD2射频支路本振信号良好的相噪性能，采用将晶振置于天线内部，经分路后一路送至天线部分的本振芯片，另一路经过同轴电缆输出至抗干扰接收机。除了考虑晶振输出时钟的驱动能力外还得做好对高次谐波的处理。
抗干扰软件设计：波束形成模块主要完成指向卫星方向的主波束，其具体实现采用广义旁瓣相消的基本思想其上支路的响应为卫星方向的导向矢量，下支路主要为阻塞矩阵，当输入信号通过上支路时，有用信号得到了加强；由于阻塞矩阵的存在，输入信号通过下支路时，有用信号被滤除，下支路的输出信号中只保留干扰和噪声；最后通过维纳滤波便可以实现干扰对消。波束形成主要利用卫星的先验信息即卫星波达方向导向矢量的初始值形成波束，通过抗干扰算法后实时的对卫星波达方向进行跟踪。
导向矢量的计算是通过计算卫星的坐标信息来获得的，此类信息一般都包含在卫星星历中。实际中可以通过惯导辅助来获取卫星信号的方向信息。波束形成模块：输入信号X与导向矢量的乘积作为功率倒置自适应算法的参考通道信号，输入信号X与阻塞矩阵的乘积作为对参考信号的估计。权值计算模块主要完成权值的迭代和更新。
卫星接收机工作流程如下：
七阵元天线接收到卫星信号后，经卫星导航接收机的射频通道电路下变频、滤波、AD采样后进入调零算法处理，处理后的数据进入卫星捕获、跟踪单元进行处理；卫星导航接收机的导航定位解算单元软件对七阵元接收到的卫星信号质量进行统一判断，优选信号质量好的卫星参与定位解算，输出位置、速度、时间等解算信息完成导航功能。
本发明的接收机设计采用射频通道间高隔离度设计，在PCB布局布线时避免相邻两通道间器件距离过近，并且在结构上采用每一通道单独封腔的方式来确保通道间高隔离度，提高了自适应调零接收机的抗干扰能力。
本发明在干扰条件下导航解算处理，保证干扰条件下的导航定位精度。本发明在射频电路设计中，来自天线的射频信号采用一次下变频处理，变频滤波后直接进行数模转换。减少射频信号的变换次数，简化射频前端设计，保证功能的同时降低射频前端体积和成本。此外采用一次下变频设计可有效减少射频通道中的频率成分，降低对外干扰，保证了电磁兼容。
虽然，上文中已经用一般性说明及具体实施例对本发明作了详尽的描述，但在本发明基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本发明精神的基础上所做的这些修改或改进，均属于本发明要求保护的范围。

Claims (7)

1.一种卫星接收机，其特征在于，包括接收机壳体(6)，于接收机壳体(6)的上端和下端分别卡紧有接收机上盖板(8)和接收机下盖板(5)；于接收机壳体(6)内卡紧有抗干扰单元(7)、接收机单元(4)和电源单元(3)；于接收机壳体(6)侧壁内用螺纹旋接有射频接头(1)，于射频接头(1)的伸入到接收机壳体(6)内的一端固定有射频连接线(2)；于接收机壳体(6)内固定有导航解算模块和时钟管理模块。
2.根据权利要求1所述的卫星接收机，其特征在于，导航解算模块用于对接收到的基带信号、GPS和GLONASS射频信号进行处理，且根据处理结果输出导航信息；
导航解算模块包括FPGA芯片XC6SLX150-2-FGG484I，于FPGA芯片XC6SLX150-2-FGG484I上电连接有双路ADC、SDRAM、ARM、LPDDR、接口芯片和单路ADC；且通过双路ADC电连接有分路器。
3.根据权利要求1所述的卫星接收机，其特征在于，所述电源模块采用隔离电源模块采用V24C12C100BL将输入的28V电源转换为12V输出为各单元供电；V24C12C100BL将外部电源和内部各单元隔离。
4.根据权利要求1所述的卫星接收机，其特征在于，所述BD2抗干扰模块包括15dB可调衰减器、芯片AD9269和FPGA芯片XC5VSX95T；
其中两个15dB可调衰减器的输出端电连接到一个芯片AD9269的输入端；芯片AD9269的输出端电连接到芯片XC5VSX95T的输入端。
5.根据权利要求1所述的卫星接收机，其特征在于，所述ARM芯片型号是LPC3250定点数字信号处理器；
所述芯片XC5VSX95T和芯片XC6SLX150-2-FGG484I分开单独进行配置；
芯片XC5VSX95T采用两片32Mbits的PROM进行配；
芯片XC6SLX150-2-FGG484I通过FLASH芯片W25Q64BV以SPI的方式进行配置，存储空间为64Mbits；
接口芯片是带隔离功能的标准RS422串行口，其采用芯片型号IL422-3V。
6.根据权利要求1所述的卫星接收机，其特征在于，时钟管理模块包括第一分路器，晶振信号输入第一分路器后分别输出第一晶振信号和第二晶振信号；
第一晶振信号依次经过第一LC滤波电路、同轴电缆、第二LC滤波电路输入到第二分路器，经过第二分路器分别输出第三晶振信号和第四晶振信号；
所述第三晶振信号经过衰减器输送到BD2抗干扰模块；第四晶振信输送到比较器。
7.根据权利要求5所述的卫星接收机，其特征在于，时钟管理模块采用CFPT-9000系列的20MHz晶振，频稳为10-8；
20MHz晶振经过分路器分路后一路晶振信号被发送到本振芯片，另一路晶振信号经过LC滤波、放大和分路后发送到抗干扰单元(7)本振芯片。
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