CN110366778B - 薄膜晶体管嵌入式动态随机存取存储器 - Google Patents

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Abstract

一种嵌入式动态随机存取存储器单元，包括：字线，用以提供栅极信号；选择器薄膜晶体管（TFT），其在字线上面并且包括有源层，并且被配置成响应于栅极信号而控制在有源层的第一区域和第二区域之间的存储器单元的存储器状态的传递；位线，用以传递存储器状态，并且耦合到有源层的第一区域且在其上面；存储节点，耦合到有源层的第二区域且在其上面；以及金属‑绝缘体‑金属电容器，耦合到存储节点且在其上面，并且被配置成存储该存储器状态。在一实施例中，字线在用于互连在字线下面的在生产线前端工艺中形成的逻辑装置的生产线后端工艺中形成，并且选择器TFT在薄膜工艺中形成。

Description

薄膜晶体管嵌入式动态随机存取存储器
背景技术
嵌入式存储器对现代片上***（SoC）技术的性能是重要的。静态随机存取存储器（SRAM）由于其与逻辑（例如，生产线前端或FEOL）工艺的兼容性而继续是针对现代SoC的嵌入式存储器选择。然而，对于需要大型管芯上高速缓存（诸如用于处置存储器带宽的数十兆字节（MB））的应用，基于SRAM的高速缓存的面积和待机功率（standby power）对SoC设计提出了重大挑战。诸如动态随机存取存储器（DRAM），并且特别是嵌入式DRAM（eDRAM）的备选的较高密度嵌入式存储器技术，已经被引入以解决大型基于SRAM的高速缓存的密度和待机功率中的限制。
附图说明
图1是根据本公开实施例的示例基于薄膜晶体管（TFT）的eDRAM （TFT-eDRAM）的横截面视图。
图2A-2B分别是根据本公开实施例的TFT-eDRAM存储器单元中的示例选择器TFT的横截面和平面视图。
图3A-3B是根据本公开实施例的图2A-2B的TFT-eDRAM存储器单元中的选择器TFT的示例结构的横截面视图。
图4A-4B分别是根据本公开实施例的图2A-2B的TFT-eDRAM存储器单元中的示例MIM电容器的横截面和平面视图。
图5是根据本公开实施例的图4A-4B的TFT-eDRAM存储器单元中的MIM电容器的示例结构的横截面视图。
图6是根据本公开实施例的示例TFT-eDRAM存储器阵列配置的示意性平面视图。
图7A是没有存储器阵列和存储器***电路的重叠的TFT-eDRAM的示例布局的平面视图。
图7B-7C是根据本公开实施例的具有存储器阵列和存储器***电路的重叠的TFT-eDRAM的示例布局的平面视图。
图8图示了根据本公开实施例的形成eDRAM存储器单元的示例方法。
图9图示了根据本公开实施例的形成包括字线和位线的交叉区域处的存储器单元的eDRAM的示例方法。
图10图示了根据本公开的实施例利用本文所公开的集成电路结构或技术而实现的示例计算***。
通过结合本文所描述的附图一起来阅读如下详细描述，将更好地理解提出的实施例的这些和其它特征。在附图中，在各个图中图示的每个等同或几乎等同的组件可由相似的数字表示。为了清晰起见，可能并非将每个组件都在每个图中进行标记。此外，如将认识到的那样，附图不一定按比例绘制，或者意在将所描述的实施例限制于所示的特定配置。比如，虽然一些附图一般指示直线、直角和光滑表面，但是鉴于制造工艺的现实世界限制，所公开技术的实际实现可具有不太完美的直线和直角，并且一些特征可具有表面形貌（surface topography）或相反地是不光滑的。简而言之，提供附图仅为了示出示例结构。
具体实施方式
提供了嵌入式动态随机存取存储器（eDRAM）存储器单元。在实施例中，eDRAM存储器单元包括提供栅极信号的字线、选择器薄膜晶体管（TFT）、传递存储器单元的存储器状态的位线、存储节点和存储存储器状态的金属-绝缘体-金属（MIM）电容器。例如，在生产线后端（BEOL）工艺中可形成字线，以用于互连在字线下面的在生产线前端（FEOL）工艺中形成的逻辑装置。选择器TFT包括有源层，并且它被配置成响应于栅极信号而控制在有源层的第一区域和第二区域之间的存储器状态的传递。选择器TFT在薄膜工艺中被形成在字线上面。位线被耦合到有源层的第一区域（且在有源层的第一区域上面）。存储节点被耦合到有源层的第二区域（且在有源层的第二区域上面）。MIM电容器被耦合到存储节点（且在存储节点上面）。在本公开的一个或多个进一步实施例中，提供了包括这些存储器单元的eDRAM。eDRAM包括在BEOL工艺的第二部分中形成的字线和位线（与字线交叉），以及在FEOL工艺中和BEOL工艺的第一部分中在字线和位线之下形成的字线驱动器和位线驱动器。存储器单元被形成在字线和位线的交叉区域处，每个存储器单元对应于不同的（字线、位线）对。
一般概述
标准eDRAM存储器单元包括用于存储位（逻辑1或0）的电容器和选择器晶体管。由于来自选择器晶体管的泄漏（leakage），电容器不断被刷新，以将电压恢复到操作电平。因而，在先进技术节点（例如，10纳米（nm）、7nm、5nm及更小）中实现eDRAM可以是挑战性的，因为在缩放技术中难以减少基于逻辑工艺的选择晶体管的泄漏。鉴于选择器晶体管泄漏，电容器的电容应该足够大，以便可存储充分的电荷来满足对应的刷新时间。然而，鉴于随着存储器阵列宏区域减小而电容器的顶部区域越小，这可导致更高的电容器来维持电容器表面面积和对应的电容。这又对于蚀刻电容器沟槽创造了挑战，因为随着电容器尺寸继续缩放，该工艺需要支持更高的沟槽纵横比。
因此，并且根据本公开的实施例，提供了基于低泄漏生产线后端（BEOL）TFT的eDRAM。该eDRAM存储器可用于例如解决基于逻辑晶体管（例如，FEOL）的eDRAM技术的缩放挑战，并且能在先进的互补金属氧化物半导体（CMOS）工艺中实现高密度嵌入式存储器。在本公开的一个或多个实施例中，eDRAM位单元使用低泄漏选择器TFT作为行选择晶体管（行选择器或选择器晶体管）和MIM电容器来存储数据（一位）。通过将选择器TFT嵌入在较高的金属层中并采用底部栅极设计，选择器TFT比如果它被形成在集成电路的FEOL部分中的情况，不易于泄漏。因为eDRAM存储器单元可仅利用一个晶体管被制造，所以在相同的工艺技术中，eDRAM可提供比SRAM更高的密度和更低的待机功率。
更详细地，根据本公开的实施例，提供了基于低泄漏TFT的嵌入式DRAM （TFT-eDRAM）存储器单元，其包括一个低泄漏选择器TFT和一个MIM电容器。存储器单元具有诸如以下特征：选择器TFT被嵌入在CMOS工艺的BEOL层中，该TFT具有在有源半导体层的薄膜下面的栅极并且具有在薄膜层上面的源极和漏极接触部；eDRAM存储器单元的MIM电容器被嵌入在TFT之上的BEOL层中并且连接到TFT的漏极端子；并且TFT-eDRAM的位线具有特殊的金属化方案以减小位线电容并改进读取感测裕度。
例如，在本公开的一个或多个实施例中，选择器TFT、位线（例如漏极接触部）、存储节点（例如源极接触部）以及MIM电容器和MIM电容器板（用于将MIM电容器的所有顶部电极耦合到公共电压源）结构使用与芯片或集成电路的其它区域（例如在eDRAM外部）的金属5层至金属7层制造阶段不同的制造阶段在金属5层至金属7层中制造。比如，由于TFT-eDRAM的位线可在单独的操作中制造（与在TFT-eDRAM阵列外部的电路中使用的互连金属相比），尺寸和材料可针对较低的位线电容（例如，在位线和存储节点之间）定制，这改进了TFT-eDRAM的读取感测裕度。与在eDRAM阵列外部的电路中使用的金属的宽度和高度相比，TFT-eDRAM中的位线金属（还有用于存储节点的相同的材料）的宽度和高度可被减小到更低的位线电容（例如，与存储节点的位线电容）。此外，在TFT-eDRAM存储器单元被嵌入在BEOL层中的情况下，存储器阵列的***（或控制）电路可被实现在eDRAM阵列下方，并且显著地减小存储器宏（X-Y）区域。
与其它eDRAM方法相比，本公开的一个或多个实施例提供了eDRAM应用，所述eDRAM应用对于存储器单元中的选择器晶体管使用低泄漏TFT，并且所述eDRAM应用允许eDRAM单元使用具有较低电容和较小纵横比的MIM电容器，同时仍满足其它方法的相同数据保留要求。这减轻了MIM电容器的缩放挑战。此外，其它eDRAM单元方法使用逻辑（例如，FEOL）晶体管作为存储器单元中的选择器晶体管，对于该选择器晶体管，MIM电容器将不得不嵌入在靠近选择器晶体管的较低金属层中。因此，随着较低金属层的间距在先进技术节点中积极地缩放，在较低金属层中嵌入MIM电容器对eDRAM的缩放提出了重大挑战。
然而，根据本公开的一个或多个实施例，随着存储器单元的选择器晶体管被移动到BEOL层，MIM电容器可在具有对应更厚的层间电介质（ILD）和更大的金属间距的较上金属层中实现，以实现更高的电容。这缓解了通过将MIM电容器嵌入在BEOL层而引入的集成挑战。此外，根据本公开的一个或多个实施例，通过将晶体管和电容器全部嵌入在较上金属层中，控制存储器操作的***电路可被隐藏在存储器区域下面，以显著地减小存储器宏阵列（例如，X-Y区域）。其它eDRAM设计的***电路占总存储器宏区域的35%以上，因此将***电路移动到存储器阵列下面可大大减少存储器X-Y区域。
架构和方法论
图1是根据本公开实施例的示例TFT-eDRAM 100的横截面（Y-Z）视图。图1图示了Y和Z维度（分别地是宽度和高度），X维度（长度）延伸入和延伸出Y-Z平面。TFT-eDRAM 100包括FEOL 110，所述FEOL 110包括各种逻辑层、电路和装置中的大多数，以驱动和控制利用TFT-eDRAM 100被制造的集成电路（例如芯片）。如图1所图示的那样，TFT-eDRAM 100还包括BEOL 120，在这种情况下，所述BEOL 120包括七个金属互连层（即，金属1层125、金属2层130、金属3层135、金属4层140、金属5层145、金属6层150和金属7层165，所述金属7层165包括金属7通孔部分155和金属7互连部分160），以互连FEOL 110的各种输入端和输出端。
一般来说，并且对于金属7层165特别图示的，金属1层125至金属7层165中的每个都包括通孔部分和位于通孔部分上面的互连部分，所述互连部分用于沿着在X或Y方向上延伸的金属线传递信号，所述通孔部分用于通过在Z方向上延伸的金属通孔传递信号（诸如将信号传递到下方的下一个较低金属层）。因而，通孔将来自一个金属层的金属结构（例如，金属线或通孔）连接到下一个较低金属层的金属结构。此外，金属1层125至金属7层165中的每个都包括在电介质或ILD中形成（诸如通过光刻）的诸如铜（Cu）或铝（Al）之类的导电金属的图案。
此外，TFT-eDRAM 100进一步被划分成存储器阵列190（例如eDRAM存储器阵列），所述存储器阵列190构建在金属4层140至金属7层165中，并且包括低泄漏选择器TFT（在金属5层145中）和MIM电容器170（在金属6层150和金属7层通孔部分155中）以及构成eDRAM存储单元的字线（例如，在金属4层140中的行选择器）和位线（例如，在金属5层145中的列选择器），以及构建在FEOL和金属1层125至金属3层135中用来控制（例如，存取、存储、刷新）存储器阵列190的存储器***电路180。
与将这种存储器控制电路定位在与存储器阵列相同的层中，但是在与存储器阵列不同的集成电路的宏（或X-Y）区域中（诸如在存储器阵列的***处）的其它eDRAM设计相比，TFT-eDRAM 100将存储器***电路180定位在存储器阵列190下面（例如，在相同的X-Y区域中）。这节省了完成的集成电路中的宝贵的X-Y区域。更详细地，TFT-eDRAM 100将低泄漏选择器TFT嵌入在金属5层145（诸如金属5层145的通孔部分）中。例如，金属4层140可包含沿X方向延伸的字线用以选择存储器单元（位）的行，同时金属5层145可包含沿Y方向延伸的位线以感测在所选择的行中的存储器单元（位）中的每个（并将存储器数据写入所选择的行中的任何存储器单元）。选择器TFT可被制造在金属5层145中，在字线（其充当或连接到栅极电极或接触部）上面和位线（其充当漏极电极或接触部）下面。例如，选择器TFT可具有在薄膜层（其可被形成在金属5层145的底部，诸如在通孔部分中）下面的晶体管栅极和在薄膜层上面的源极和漏极接触部。
更详细地，每个存储器单元中的选择器TFT的金属栅极被连接到诸如基于铜（Cu）的金属线之类的连续金属4线下面，所述连续金属4线与形成在集成电路的较低（例如FEOL）部分中的栅极线相比，提供低得多的电阻。连续金属4线被用作存储器阵列的字线，并且由扩散壁垒（diffusion barrier）或扩散壁垒层覆盖，所述扩散壁垒层包括诸如氮化硅（例如Si3N4）、碳化硅（例如SiC）之类的电介质层，具有填充有诸如氮化钽（TaN）、钽（Ta）、氮化钛锆（例如，诸如X=0.53）、氮化钛（例如TiN）、钛钨（TiW）之类的金属扩散壁垒膜的通孔。金属栅极层覆盖填充有扩散壁垒膜的通孔，该通孔将铜（Cu）字线电连接到选择器TFT的金属栅极，扩散壁垒膜防止或帮助来防止铜（Cu）从字线扩散或迁移到选择器TFT的其余部分。有源薄膜层（例如铟镓锌氧化物或IGZO），并且然后在薄膜层上面的源极和漏极接触部使用金属5层145。源极和漏极接触部之间的空间确定选择器晶体管的栅极长度。三维MIM电容器170被嵌入金属6层150以及金属7层165的通孔部分155（在金属7互连部分160下面）中。
图2A-2B分别地是根据本公开实施例的TFT-eDRAM存储器单元250中的示例选择器TFT 210的横截面（Y-Z）和平面（Y-X）视图。图3A-3B是根据本公开实施例的图2A-2B的TFT-eDRAM存储器单元250中的选择器TFT 210的示例结构的横截面（分别是X-Z和Y-Z）视图。
存储器单元250中的选择器TFT 210耦合到字线220（其充当栅极）、位线230（其充当漏极接触部）和存储节点240（其充当源极接触部）或由字线220（其充当栅极）、位线230（其充当漏极接触部）和存储节点240（其充当源极接触部）控制。在图2A-2B的示例实施例中，字线220被形成在金属4层140中（诸如，利用用来制造用于集成电路的其余部分的金属4层140的相同工艺），选择器TFT 210被形成在金属5层145中（比如，被形成在金属5层145的通孔部分中），并且存储节点240和位线230被形成在金属5层145中（比如，在金属5层145的互连部分中），其中金属5层145以及上面的制造为TFT-eDRAM而定制（相比在eDRAM外部完成的金属5层145及以上的制造），以计及eDRAM中的专用结构。
比如，用于TFT-eDRAM的金属5层145可使用与TFT-eDRAM外部的金属5层145的其余部分不同的诸如氮化钛（例如TiN）或钨（W）之类的金属。在一些实施例中，对于TFT-eDRAM内部和TFT-eDRAM外部两者，相同的金属（例如，铜）用于金属5层145。不管对于存储节点240和位线230的金属选择如何，这些结构的高度（和宽度）可根据金属5层145的其余部分的那些高度（和宽度）进一步修改，例如以降低位线230与存储节点240的电容。这些位线230可通过首先通过TFT-eDRAM工艺外部的区域中的金属6层150（例如，铜互连）耦合位线230而连接到TFT-eDRAM阵列下面（例如，在金属4层140下面）的感测放大器和其它位线驱动器，其中位线信号可通过金属5层145、金属4层140、金属3层135（以及如果需要的话还有进一步下面的层）的通孔部分而被路由。
在图3A-3B的示例实施例中，底部栅极选择器TFT 210可包括薄膜层，诸如一个或多个栅极电极层（例如，扩散壁垒212和金属栅极214）、栅极电介质层（例如，栅极电介质216）和半导体（有源）层（例如，有源层218）。扩散壁垒212可以是字线220上的金属或铜扩散壁垒（例如，导电材料，其用以减少或防止金属或铜从字线220扩散到金属栅极214中，同时仍保持字线220和金属栅极214之间的电连接），诸如氮化钽（TaN）、钽（Ta）、氮化钛锆（例如，，诸如X = 0.53）、氮化钛（例如，TiN）、钛钨（TiW）、组合（诸如Ta上的TaN叠层结构）等。
比如，扩散壁垒212可包括单层或多层结构，所述单层或多层结构包括钽（Ta）和氮（n）的化合物（诸如TaN），或Ta层上的TaN层。在一些实施例中，诸如氮化硅（例如，Si3N4）或碳化硅（例如，SiC）的抗蚀刻材料层（例如，蚀刻停止211）被形成在字线220上方，具有用于诸如TaN或TaN/Ta叠层的金属（或铜）扩散壁垒膜212的通孔。金属栅极214可以是扩散壁垒212上的诸如金属、导电金属氧化物或氮化物之类的导电材料。例如，在一个实施例中，金属栅极214是氮化钛（TiN）。在另一个实施例中，金属栅极214是钨（W）。
栅极电介质216可以是二氧化硅（SiO2）、氮化硅（例如Si3N4）、二氧化铪（HfO2）或其它高κ材料，或者包括第一层SiO2和第二层高κ电介质（诸如SiO2上的HfO2）的多层叠层。根据本公开将认识到，可使用任意数量的栅极电介质。例如，在一个实施例中，栅极电介质216是SiO2层。在另一个实施例中，栅极电介质216是SiO2上的HfO2的叠层（例如，两层或更多层）。
有源层218可以是与位线230（例如，在有源层218的诸如漏极区域之类的第一区域）和存储节点240（例如，在有源层218的诸如源极区域之类的第二区域，在第一区域和第二区域之间具有半导体沟道区域）接触的IGZO等。此类有源层218沟道可仅包括薄膜中的多数载流子。因而，有源层218沟道可要求高偏置（由字线220、扩散壁垒膜212和金属栅极214提供）来进行激活。除了IGZO之外，在一些实施例中，有源层是各种多晶半导体中的一种，例如包括氮氧化锌（ZnON，诸如氧化锌（ZnO）和氮化锌（Zn3N2）的合成物，或者ZnO、ZnOxZy和Zn3N2的合成物）、氧化铟锡（ITO）、氧化锡（例如SnO）、氧化铜（例如Cu2O）、多晶锗（poly-Ge）硅锗（例如SiGe，诸如Si1-xGex）结构（诸如SiGe上面的poly-Ge的叠层）等。
图4A-4B分别是根据本公开实施例的图2A-2B的TFT-eDRAM存储器单元250中的示例MIM电容器410的横截面（Y-Z）和平面（Y-X）视图。图5是根据本公开实施例的图4A-4B的TFT-eDRAM存储器单元250中的MIM电容器410的示例结构的横截面（Y-Z）视图。
存储器单元250中的选择器TFT 210的存储节点240（源极接触部）在单元250之间分离。每个存储节点240通过MIM电容器通孔420被连接到上面的MIM电容器410。例如，MIM电容器通孔420可被制造在金属6层150的通孔部分中，而MIM电容器410可被制造在金属6层150的互连部分和金属7层165的通孔部分155中。可通过以下操作来制造MIM电容器410：在金属6层150的较上部分和金属7层165的通孔部分155中蚀刻（例如，通过光刻）深窄的沟槽，并且利用薄导体（诸如，底部电极416）、薄绝缘体（诸如，电介质414）和另一个薄导体（诸如，顶部电极412）给沟槽加内衬，其中薄绝缘体将一个薄导体与另一薄导体绝缘。MIM电容器410是在与其余的金属6层和金属7层制造分离的工艺中被制造的（以考虑其大的高度以及与金属6层和金属7层的其余部分不同的电极材料）。这通过对于由相对小量的绝缘（例如，电介质414）分离的端子（例如，顶部电极412和底部电极416）具有相对大的表面面积，而在MIM电容器410中产生相对大的电容。
更详细地，在本公开的一个或多个实施例中，通过在金属6层（例如，互连部分）和金属7层（例如，通孔部分）中蚀刻沟槽，并且通过例如原子级沉积（ALD）利用三层相继地填充沟槽，来形成MIM电容器410。比如，可使用导电材料（例如，金属、导电金属氮化物或碳化物等）将底部电极416填充至20-40 nm的厚度，后面跟随的是薄电介质414（以增加电容，例如，20-40 nm），后面又跟随的是使用金属（诸如，20-40 nm厚）的顶部电极412，所述顶部电极412可被耦合到每个其他MIM电容器410的顶部电极（例如，在eDRAM存储器单元的阵列中）。在一些实施例中，MIM电容器410可以是至少300nm（例如，对于大约140nm的金属5层），以提供充分的电容。
例如，在一个实施例中，底部电极416是钽（Ta）。在另一个实施例中，底部电极416是氮化钛（TiN）。在一些实施例中，底部电极416是氮化钛铝（例如，TiAIN，其中钛的摩尔量至少是铝的摩尔量）。在另一个实施例中，底部电极416是碳化钽铝（TaAlC）。在另一个实施例中，底部电极416是氮化钽（TaN）。例如，在一个实施例中，顶部电极412是TiN。例如，在一个实施例中，电介质414是SiO2。在一些实施例中，诸如为了减少隧穿效应（例如，当电介质414非常薄时），电介质414是诸如二氧化锆（ZrO2）或氧化铝（A1203）之类的高κ电介质材料。
MIM电容器410的每个底部电极416通过MIM电容器通孔420连接到对应的存储节点240。MIM电容器410的底部电极416彼此电绝缘，而MIM电容器410的顶部电极412通过在MIM电容器410顶部并且还位于金属7层165的通孔部分155中的（共享）MIM电容器板430彼此电连接。对于各自的MIM电容器410阵列，可存在各自的MIM电容器板430。MIM电容器板430可耦合到公共电压线（例如在金属7层165的互连部分160中），以通过MIM电容器板430向所有顶部电极412提供公共电压。
选择器TFT 210的漏极接触部是连续的，并被用作存储器阵列190的位线230。源极和漏极接触部的高度可被优化成减小位线230电容（例如，在源极和漏极接触部之间的电容）以便获得更好的感测裕度。选择器TFT的漏极接触部也充当TFT-eDRAM阵列的位线230。漏极接触部（位线230）的尺寸可针对较低的金属间电容被定制（例如与在TFT-eDRAM阵列外部的集成电路的区域中针对该金属级的制造阶段相比，通过使用单独的制造阶段来形成位线230）。每个MIM电容器410通过MIM电容器通孔420连接到选择器TFT 210的源极接触部（例如，存储节点240）。
图6是根据本公开实施例的示例TFT-eDRAM存储器阵列配置的示意性平面（X-Y）视图。图6的存储器阵列配置包括在字线220和位线230的交叉区域处的存储器单元250（例如，每个存储器单元250由独特的字线220和位线230对来驱动），每个存储器单元250包括选择器TFT 210和MIM电容器410。每个字线由对应的字线驱动器610选择，而对应的位线230被预充电到设定或预定的电压，并且然后感测所选择的字线220的对应的位中的每个的MIM电容器410中的电荷。此外，随着感测位线230上的所期望的位时，存储器单元的参考列在参考位线620上方同时地提供对应的参考信号（例如，在逻辑低值和逻辑高值之间的中间）。这两个值由感测放大器630进行比较，所述感测放大器630确定所期望的位是逻辑高值（例如1）还是逻辑低值（例如0）。
存储器单元250被嵌入在BEOL层（诸如BEOL的较高金属互连层）中，而负责存储器操作的***电路，包括读取感测放大器630（和其它位线驱动器电路）和字线驱动器电路610，被放置在存储器阵列下面（例如，在BEOL的较低金属互连层以及FEOL中），以减小存储器宏阵列的区域。
图7A是没有存储器阵列190和存储器***电路（图示为字线驱动器610和列电路710）的重叠的TFT-eDRAM的示例布局的平面（Y-X）视图。图7B-7C是根据本公开实施例的具有存储器阵列190与存储器***电路610和710的重叠的TFT-eDRAM的示例布局或平面布置图的平面（Y-X）视图。
列电路710（或位线驱动器）包括诸如读取（位线）感测放大器630和预充电电路之类的装置。图7A示出了电路展开（例如，占据FEOL宏区域或CMOS逻辑晶体管区域）并且没有重叠。相比之下，图7B示出了占据BEOL 120的较高金属互连层的存储器阵列190（如图1-5所图示的那样），并且图7C示出了占据存储器阵列190底下的FEOL 110和BEOL 120的较低金属互连层（如图1中所图示的那样）的存储器***电路610和710。由于由***（存储器控制）电路可消耗35%以上的eDRAM存储器宏区域，所以通过在存储器***电路上面制造存储器阵列，X-Y宏区域的大量节省可被节省，正如在本公开的一个或多个实施例中的那样。换句话说，根据本公开的一些实施例，TFT-eDRAM被提供有仅使用较上金属层（例如，金属4层及以上）中的空间的存储器单元，其中***电路被移动在存储器单元下面（例如，在金属3层及以下，包括FEOL）并且显著地减小存储器区域。
图8图示了根据本公开实施例形成eDRAM存储器单元的示例方法800。图9图示了根据本公开实施例形成包括字线和位线的交叉区域处的存储器单元的eDRAM的示例方法900。正如根据本公开将是清楚的，本文公开的这些和其它方法可使用诸如光刻之类的集成电路制造技术来执行。对应的eDRAM存储器单元和包括存储器单元的eDRAM可以是同一衬底上的其它（逻辑）装置（诸如专用集成电路（ASIC）、微处理器、中央处理单元、处理核等）的一部分。除非本文另外描述，动词诸如“被耦合”或“耦合”指的是直接地或间接地（诸如通过在当间的一个或多个导电层）电耦合（诸如能够传送电信号）。
参考图8-9（对图1-7的结构进行具体的示例参考），方法800包括：在衬底上在生产线前端（FEOL）工艺中形成810逻辑装置（例如，晶体管、电容器、电阻器等，诸如FEOL 110）；以及在生产线后端（BEOL）工艺（诸如BEOL 120）中互连820逻辑装置。BEOL工艺包括：在第一金属层（诸如金属4层140）中形成830字线（诸如字线220）以提供栅极信号，以及使用薄膜工艺在第一金属层上面的第二金属层（诸如金属5层145）中形成840选择器薄膜晶体管（TFT，诸如选择器TFT 210）。选择器TFT具有有源层（诸如有源层218），并且被配置成响应于栅极信号（诸如被递送到金属栅极214的栅极信号）而控制有源层的第一区域（诸如耦合到位线230的漏极区域）和第二区域（诸如耦合到存储节点240的源极区域）之间的存储器单元（诸如存储器单元250）的存储器状态（诸如低逻辑或高逻辑，0或1）的传递（诸如通过沟道区域）。BEOL工艺进一步包括在第二金属层中形成850位线（诸如位线230），以传递存储器状态。位线被耦合到有源层的第一区域且在有源层的第一区域上面。BEOL工艺进一步包括：在第二金属层中形成860耦合到有源层的第二区域且在有源层的第二区域上面的存储节点（诸如存储节点240），以及形成870耦合到存储节点且在存储节点上面并且被配置成存储存储器状态的金属-绝缘体-金属（MIM）电容器（诸如MIM电容器410）。
方法900包括：在衬底上在FEOL工艺中形成910逻辑装置，并且在BEOL工艺中互连920逻辑装置。BEOL工艺包括第一部分（诸如金属1层125至金属3层135）和第一部分之后的第二部分（诸如金属4层140至金属7层165）。FEOL工艺和BEOL工艺的第一部分包括：形成930字线驱动器（诸如字线驱动器610）以驱动字线（诸如字线220），以及形成940位线驱动器（诸如感测放大器630和列电路710）以驱动位线（诸如位线230）。BEOL工艺的第二部分包括：在第一金属层（诸如金属4层140）中形成950字线以提供栅极信号，并且对于每个存储器单元（诸如存储器单元250），使用薄膜工艺在第一金属层上面的第二金属层（诸如金属5层145）中形成960选择器TFT（诸如选择器TFT 210）。选择器TFT具有有源层（诸如有源层218），并且被配置成响应于由字线中的对应的一个字线提供的栅极信号而控制在有源层的第一区域和第二区域之间的存储器单元的存储器状态的传递。BEOL工艺的第二部分进一步包括：在第二金属层中形成970位线，以传递存储器单元中的每个的存储器状态。每个存储器单元的选择器TFT的有源层的第一区域被耦合到位线中的对应的一个且在位线中的对应的一个下面。BEOL工艺的第二部分进一步包括：对于每个存储器单元，在第二金属层中形成980存储节点（诸如存储节点240），并且所述存储节点被耦合到选择器TFT的有源层的第二区域且在选择器TFT的有源层的第二区域上面，以及形成990耦合到存储节点且在存储节点上面并且被配置成存储存储器状态的金属-绝缘体-金属（MIM）电容器（诸如MIM电容器410）。
示例***
图10图示了根据本公开实施例利用本文公开的集成电路结构或技术实现的计算***1000。如可看到的那样，计算***1000收容有母板1002。母板1002可包括多个组件，包括但不限于处理器1004（包括eDRAM）和至少一个通信芯片1006，它们中的每个都可物理地且电气地耦合到母板1002，或者以其它方式集成在其中。如将认识到的那样，母板1002例如可以是任何印刷电路板，不管是主板、安装在主板上的子板、或是***1000的唯一板（仅举几个示例）。
取决于其应用，计算***1000可包括一个或多个其它组件，所述一个或多个其它组件可以物理地且电气地耦合到母板1002或可以不物理地且电气地耦合到母板1002。这些其它组件可包括但不限于易失性存储器（例如DRAM）、非易失性存储器（例如只读存储器（ROM）、电阻式随机存取存储器（RRAM）等）、图形处理器、数字信号处理器、密码（或密码术）处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位***（GPS）装置、指南针、加速计、陀螺仪、扬声器、相机和大容量存储装置（诸如硬盘驱动器、紧致盘（CD）、数字多功能盘（DVD）等）。包含在计算***1000中的任何组件都可包含使用按照示例实施例的所公开技术形成的一个或多个集成电路结构或装置（例如一个或多个eDRAM存储器单元）。在一些实施例中，多个功能可被集成到一个或多个芯片中（例如比如，要注意，通信芯片1006可以是处理器1004的一部分或以其它方式集成到处理器1004中）。
通信芯片1006能够进行无线通信以便向和从计算***1000传递数据。术语“无线”及其派生词可用于描述可通过使用穿过非固态介质的调制的电磁辐射来传递数据的电路、装置、***、方法、技术、通信信道等。该术语并不意味关联的装置不含有任何线缆，尽管在一些实施例中它们可能不含有任何线缆。通信芯片1006可实现多个无线标准或协议中的任一个，所述多个无线标准或协议包含但不限于Wi-Fi（IEEE 802.11系列）、WiMAX（IEEE802.16系列）、IEEE 802.20、长期演进 （LTE）、Ev-DO、HSPA+、 HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其派生、以及被指定为3G、4G、5G及更高的任何其它无线协议。计算***1000可包括多个通信芯片1006。比如，第一通信芯片1006可专用于诸如Wi-Fi和蓝牙之类的较短程的无线通信，并且第二通信芯片1006可专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它之类的较长程的无线通信。
计算***1000的处理器1004包括封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括板上电路，所述板上电路采用使用所公开的技术形成的一个或多个集成电路结构或装置（例如一个或多个eDRAM存储器单元）实现，如本文以各种形式所描述的那样。术语“处理器”可以指的是比如处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可被存储在寄存器和/或存储器中的其它电子数据的任何装置或装置的一部分。
通信芯片1006还可包括封装在通信芯片1006内的集成电路管芯。按照一些此类示例实施例，通信芯片的集成电路管芯包括使用本文以各种方式所描述的公开的技术形成的一个或多个集成电路结构或装置（例如一个或多个eDRAM存储器单元）。如根据此公开将认识到的，要注意，多标准无线能力可被直接地集成到处理器1004中（例如，其中任何芯片1006的功能性都被集成到处理器1004中，而不是具有单独的通信芯片）。进一步注意，处理器1004可以是具有这种无线能力的芯片集。简而言之，可使用任何数量的处理器1004和/或通信芯片1006。同样地，任一个芯片或芯片集可具有在其中集成的多个功能。
在各种实现中，计算装置1000可以是膝上型计算机、上网本、笔记本、智能电话、平板计算机、个人数字助理（PDA）、超级移动PC、移动电话、桌上型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数字视频记录器或者处理数据或采用使用如本文以各种方式所描述的所公开技术形成的一个或多个集成电路结构或装置（例如，一个或多个eDRAM存储器单元）的任何其它电子装置。
进一步示例实施例
如下示例涉及进一步实施例，根据这些实施例许多置换和配置将是清楚的。
示例1是嵌入式动态随机存取存储器（eDRAM）存储器单元。所述存储器单元包括：字线，用以提供栅极信号；选择器薄膜晶体管（TFT），包括有源层并且被配置成响应于栅极信号而控制在有源层的第一区域和第二区域之间的存储器单元的存储器状态的传递，其中选择器TFT在字线上面；位线，用以传递存储器状态，并且耦合到有源层的第一区域且在有源层的第一区域上面；存储节点，耦合到有源层的第二区域且在有源层的第二区域上面；以及金属-绝缘体-金属（MIM）电容器，耦合到存储节点且在存储节点上面，并且所述金属-绝缘体-金属（MIM）电容器被配置成存储存储器状态。
示例2包括示例1的主题，其中所述有源层包括铟镓锌氧化物（IGZO）。
示例3包括示例1-2中任一示例的主题，其中所述选择器TFT进一步包括耦合到所述字线且在所述有源层下面的栅极层，以及将所述栅极层与所述有源层绝缘的栅极电介质层。
示例4包括示例3的主题，其中所述选择器TFT进一步包括耦合到所述字线和所述栅极层且在所述字线和所述栅极层之间的扩散壁垒层。
示例5包括示例4的主题，其中所述扩散壁垒层包括钽（Ta）和氮（N）。例如，在一个实施例中，所述扩散壁垒层是TaN。在另一个实施例中，所述扩散壁垒层是Ta上的TaN叠层。
示例6包括示例1-5中任一示例的主题，其中所述MIM电容器包括耦合到所述存储节点的底部电极、耦合到MIM电容器板的顶部电极以及将所述底部电极与所述顶部电极绝缘的电介质。
示例7包括示例1-6中任一示例的主题，其中字线在第一金属层中，所述位线在所述第一金属层上面的第二金属层的互连部分中，并且所述选择器TFT在所述互连部分下面的所述第二金属层的通孔部分中，所述通孔部分用于将所述互连部分的金属结构耦合到所述第一金属层的金属结构。
示例8包括示例1-6中任一示例的主题，其中所述存储节点在第一金属层中，并且所述MIM电容器在所述第一金属层上面的第二金属层中并且在所述第二金属层上面的第三金属层的通孔部分中，所述通孔部分用于将所述通孔部分上面的所述第三金属层的互连部分的金属结构耦合到所述第二金属层的金属结构。
示例9是一种嵌入式动态随机存取存储器（eDRAM）。所述eDRAM包括：字线，用以提供栅极信号；字线驱动器，用以驱动所述字线，所述字线驱动器在所述字线下面；位线，用以传递存储器数据并且位于所述字线上面；位线驱动器，用以驱动所述位线，所述位线驱动器在所述字线下面；以及在所述字线和所述位线的交叉区域处的存储器单元。每个存储器单元包括：选择器薄膜晶体管（TFT），所述选择器薄膜晶体管（TFT）具有有源层，并且被配置成响应于由所述选择器TFT下面的所述字线中的对应的一个提供的所述栅极信号而控制在所述有源层的第一区域和第二区域之间的所述存储器单元的存储器状态的传递，所述有源层的所述第一区域耦合到所述位线中的对应的一个且在所述位线中的对应的一个下面；存储节点，所述存储节点耦合到所述有源层的所述第二区域且在所述有源层的所述第二区域上面；以及金属-绝缘体-金属（MIM）电容器，所述金属-绝缘体-金属（MIM）电容器耦合到所述存储节点且在所述存储节点上面，并且所述金属-绝缘体-金属（MIM）电容器被配置成存储所述存储器状态。
示例10包括示例9的主题，其中所述有源层包括铟镓锌氧化物（IGZO）。
示例11包括示例9-10中任一示例的主题，其中所述选择器TFT进一步具有耦合到所述字线中的对应的一个且在所述有源层下面的栅极层，以及将所述栅极层与所述有源层绝缘的栅极电介质层。
示例12包括示例11的主题，其中所述选择器TFT进一步具有耦合到所述字线中的对应的一个和所述栅极层且在所述字线中的对应的一个和所述栅极层之间的扩散壁垒层。例如，在一个实施例中，扩散壁垒层具有高传导性。此外，在一些实施例中，字线包括铜（Cu），并且扩散壁垒层是铜扩散壁垒层。
示例13包括示例12的主题，其中所述扩散壁垒层包括钽（Ta）和氮（N）。
示例14包括示例9-13中任一示例的主题，所述MIM电容器包括耦合到所述存储节点的底部电极、耦合到MIM电容器板的顶部电极以及将所述底部电极与所述顶部电极绝缘的电介质。
示例15包括示例9-14中任一示例的主题，其中所述字线在第一金属层中，所述位线在所述第一金属层上面的第二金属层的互连部分中，并且所述选择器TFT在所述互连部分下面的所述第二金属层的通孔部分中，所述通孔部分用于将所述互连部分的金属结构耦合到所述第一金属层的金属结构。
示例16包括示例9-14中任一示例的主题，其中存储节点在第一金属层中，并且所述MIM电容器在所述第一金属层上面的第二金属层中并且在所述第二金属层上面的第三金属层的通孔部分中，所述通孔部分用于将所述通孔部分上面的所述第三金属层的互连部分的金属结构耦合到所述第二金属层的金属结构。
示例17包括示例16的主题，其中所述MIM电容器包括耦合到所述存储节点的底部电极、耦合到MIM电容器板的顶部电极以及将所述底部电极与所述顶部电极绝缘的电介质，所述eDRAM进一步包括MIM电容器板，并且所述MIM电容器板在所述通孔部分中，并且耦合到若干所述存储器单元中的每个的所述MIM电容器的所述顶部电极。
示例18包括示例17的主题，进一步包括所述互连部分中用以向所述MIM电容器板提供公共电压的公共电压线。
示例19是一种形成嵌入式动态随机存取存储器（eDRAM）存储器单元的方法。所述方法包括：在衬底上在生产线前端（FEOL）工艺中形成逻辑装置；以及在生产线后端（BEOL）工艺中互连所述逻辑装置。所述BEOL工艺包括：在第一金属层中形成字线以提供栅极信号，使用薄膜工艺在所述第一金属层上面的第二金属层中形成选择器薄膜晶体管（TFT），所述选择器TFT具有有源层，并且被配置成响应于所述栅极信号而控制在所述有源层的第一区域和第二区域之间的所述存储器单元的存储器状态的传递；在所述第二金属层中形成位线以传递所述存储器状态，所述位线被耦合到所述有源层的所述第一区域且在所述有源层的所述第一区域上面；在所述第二金属层中形成存储节点，所述存储节点耦合到所述有源层的所述第二区域且在所述有源层的所述第二区域上面；以及形成金属-绝缘体-金属（MIM）电容器，所述金属-绝缘体-金属（MIM）电容器耦合到所述存储节点且在所述存储节点上面，并且所述金属-绝缘体-金属（MIM）电容器被配置成存储所述存储器状态。
示例20包括示例19的主题，其中所述选择器TFT的所述形成包括使用铟镓锌氧化物（IGZO）形成所述有源层。
示例21包括示例19-20中任一示例的主题，其中所述选择器TFT的所述形成包括形成耦合到所述字线且在所述有源层下面的栅极层，以及形成将所述栅极层与所述有源层绝缘的栅极电介质层。
示例22包括示例21的主题，其中所述选择器TFT的所述形成进一步包括形成耦合到所述字线和所述栅极层且在所述字线和所述栅极层之间的扩散壁垒层。
示例23包括示例22的主题，其中所述扩散壁垒层的所述形成包括使用钽（Ta）和氮（N）形成所述扩散壁垒层。
示例24包括示例19-23中任一示例的主题，其中所述MIM电容器的所述形成包括：形成耦合到所述存储节点的底部电极；在所述底部电极上形成电介质；以及在所述电介质上形成顶部电极并且所述顶部电极耦合到MIM电容器板，所述电介质将所述底部电极与所述顶部电极绝缘。
示例25包括示例19-24中任一示例的主题，其中所述位线的所述形成包括在所述第二金属层的互连部分中形成所述位线，并且所述选择器TFT的所述形成包括在所述互连部分下面的所述第二金属层的通孔部分中形成所述选择器TFT，所述通孔部分用于将所述互连部分的金属结构耦合到所述第一金属层的金属结构。
示例26包括示例19-24中任一示例的主题，其中所述MIM电容器的所述形成包括：在所述第二金属层上面的第三金属层中和所述第三金属层上面的第四金属层的通孔部分中形成所述MIM电容器，所述通孔部分用于将所述通孔部分上面的所述第四金属层的互连部分的金属结构耦合到所述第三金属层的金属结构。
示例27是一种形成嵌入式动态随机存取存储器（eDRAM）的方法，所述嵌入式动态随机存取存储器（eDRAM）包括字线和位线的交叉区域处的存储器单元。所述方法包括：在衬底上在生产线前端（FEOL）工艺中形成逻辑装置；以及在生产线后端（BEOL）工艺中互连所述逻辑装置，所述BEOL工艺包括第一部分和跟随在所述第一部分之后的第二部分。所述FEOL工艺和所述BEOL工艺的所述第一部分包括：形成字线驱动器以驱动所述字线，以及形成位线驱动器以驱动所述位线。所述BEOL工艺的所述第二部分包括：在第一金属层中形成所述字线以提供栅极信号，对于每个存储器单元，使用薄膜工艺在所述第一金属层上面的第二金属层中形成选择器薄膜晶体管（TFT），所述选择器TFT具有有源层，并且被配置成响应于由所述字线中的对应的一个提供的所述栅极信号而控制在所述有源层的第一区域和第二区域之间的所述存储器单元的存储器状态的传递；在所述第二金属层中形成所述位线以传递所述存储器单元中的每个的所述存储器状态，每个存储器单元的所述选择器TFT的所述有源层的所述第一区域被耦合到所述位线中的对应的一个且在所述位线中的对应的一个下面；对于每个存储器单元，在所述第二金属层中形成存储节点，并且存储节点耦合到所述选择器TFT的所述有源层的所述第二区域且在所述选择器TFT的所述有源层的所述第二区域上面；以及对于每个存储器单元，形成金属-绝缘体-金属（MIM）电容器，所述金属-绝缘体-金属（MIM）电容器耦合到所述存储节点且在所述存储节点上面，并且所述金属-绝缘体-金属（MIM）电容器被配置成存储所述存储器状态。
示例28包括示例27的主题，其中所述选择器TFT的所述形成包括使用铟镓锌氧化物（IGZO）形成所述有源层。
示例29包括示例27-28中任一示例的主题，其中所述选择器TFT的所述形成包括形成耦合到所述字线中的对应的一个且在所述有源层下面的栅极层，以及形成将所述栅极层与所述有源层绝缘的栅极电介质层。
示例30包括示例29的主题，其中所述选择器TFT的所述形成进一步包括形成耦合到所述字线中的对应的一个和所述栅极层且在所述字线中的对应的一个和所述栅极层之间的扩散壁垒层。
示例31包括示例30的主题，其中所述扩散壁垒层的所述形成包括使用钽（Ta）和氮（N）形成所述扩散壁垒层。
示例32包括示例27-31中任一示例的主题，其中所述MIM电容器的所述形成包括：形成耦合到所述存储节点的底部电极；在所述底部电极上形成电介质；以及在所述电介质上形成顶部电极并且所述顶部电极耦合到MIM电容器板，所述电介质将所述底部电极与所述顶部电极绝缘。
示例33包括示例27-32中任一示例的主题，其中所述位线的所述形成包括在所述第二金属层的互连部分中形成所述位线，并且所述选择器TFT的所述形成包括在所述互连部分下面的所述第二金属层的通孔部分中形成所述选择器TFT，所述通孔部分用于将所述互连部分的金属结构耦合到所述第一金属层的金属结构。
示例34包括示例27-32中任一示例的主题，其中所述MIM电容器的所述形成包括：在所述第二金属层上面的第三金属层中和所述第三金属层上面的第四金属层的通孔部分中形成所述MIM电容器，所述通孔部分用于将所述通孔部分上面的所述第四金属层的互连部分的金属结构耦合到所述第三金属层的金属结构。
示例35包括示例34的主题，其中所述MIM电容器的所述形成进一步包括：形成耦合到所述存储节点的底部电极；在所述底部电极上形成电介质；以及在所述电介质上形成顶部电极并且所述顶部电极耦合到MIM电容器板，所述电介质将所述底部电极与所述顶部电极绝缘，并且所述方法进一步包括：在通孔部分中形成所述MIM电容器板，并且所述MIM电容器板耦合到若干所述存储器单元中的每个的所述MIM电容器的所述顶部电极。
示例36包括示例35的主题，进一步包括：在所述互连部分中形成用以向所述MIM电容器板提供公共电压的公共电压线。
已经出于图示和描述的目的呈现了示例实施例的前述描述。它并不意在是详尽的，或者将本公开限制于所公开的精确形式。根据此公开，许多修改和变型是可能的。意在是，本公开的范围不由此详细的描述所限制，而是由随附于此的权利要求书所限制。对此申请要求优先权的未来领域的申请可按不同方式对所公开主题要求保护，并且一般可包含本文以各种方式所公开的或以其他方式举例说明的一个或多个限制的任何集合。

Claims (25)

1.一种嵌入式动态随机存取存储器（eDRAM）存储器单元，包括：
字线，所述字线用以提供栅极信号；
选择器薄膜晶体管（TFT），所述选择器TFT包括有源层并且被配置成响应于所述栅极信号而控制在所述有源层的第一区域和第二区域之间的所述存储器单元的存储器状态的传递，所述选择器TFT在所述字线上面；
位线，所述位线用以传递所述存储器状态并且耦合到所述有源层的所述第一区域且在所述有源层的所述第一区域上面；
存储节点，所述存储节点耦合到所述有源层的所述第二区域且在所述有源层的所述第二区域上面；以及
金属-绝缘体-金属（MIM）电容器，所述金属-绝缘体-金属（MIM）电容器耦合到所述存储节点且在所述存储节点上面，并且所述金属-绝缘体-金属（MIM）电容器配置成存储所述存储器状态。
2.如权利要求1所述的存储器单元，其中所述有源层包括铟镓锌氧化物（IGZO）。
3.如权利要求1所述的存储器单元，其中所述选择器TFT进一步包括耦合到所述字线且在所述有源层下面的栅极层，以及将所述栅极层与所述有源层绝缘的栅极电介质层。
4.如权利要求3所述的存储器单元，其中所述选择器TFT进一步包括耦合到所述字线和所述栅极层且在所述字线和所述栅极层之间的扩散壁垒层。
5.如权利要求4所述的存储器单元，其中所述扩散壁垒层包括钽（Ta）和氮（N）。
6.如权利要求1-5中的任一项所述的存储器单元，其中所述MIM电容器包括耦合到所述存储节点的底部电极、耦合到MIM电容器板的顶部电极以及将所述底部电极与所述顶部电极绝缘的电介质。
7.如权利要求1-5中的任一项所述的存储器单元，其中
所述字线在第一金属层中，
所述位线在所述第一金属层上面的第二金属层的互连部分中，并且所述选择器TFT在所述互连部分下面的所述第二金属层的通孔部分中，所述通孔部分用于将所述互连部分的金属结构耦合到所述第一金属层的金属结构。
8.如权利要求1-5中的任一项所述的存储器单元，其中
所述存储节点在第一金属层中，并且
所述MIM电容器在所述第一金属层上面的第二金属层中且在所述第二金属层上面的第三金属层的通孔部分中，所述通孔部分用于将所述通孔部分上面的所述第三金属层的互连部分的金属结构耦合到所述第二金属层的金属结构。
9.一种嵌入式动态随机存取存储器（eDRAM），包括：
字线，所述字线用以提供栅极信号；
用以驱动所述字线的字线驱动器，所述字线驱动器在所述字线下面；
位线，所述位线用以传递存储器数据且位于所述字线上面；
用以驱动所述位线的位线驱动器，所述位线驱动器在所述字线下面；以及
存储器单元，所述存储器单元在所述字线和所述位线的交叉区域处，每个存储器单元包括：
选择器薄膜晶体管（TFT），所述选择器TFT具有有源层并且被配置成响应于由所述选择器TFT下面的所述字线中的对应的一个字线提供的所述栅极信号而控制在所述有源层的第一区域和第二区域之间的所述存储器单元的存储器状态的传递，所述有源层的所述第一区域被耦合到所述位线中的对应的一个位线且在所述位线中的所述对应的一个位线下面；
存储节点，所述存储节点耦合到所述有源层的所述第二区域且在所述有源层的所述第二区域上面；以及
金属-绝缘体-金属（MIM）电容器，所述金属-绝缘体-金属（MIM）电容器耦合到所述存储节点且在所述存储节点上面，并且所述金属-绝缘体-金属（MIM）电容器配置成存储所述存储器状态。
10.如权利要求9所述的eDRAM，其中所述有源层包括铟镓锌氧化物（IGZO）。
11.如权利要求9所述的eDRAM，其中所述选择器TFT进一步具有耦合到所述字线中的所述对应的一个字线且在所述有源层下面的栅极层，以及将所述栅极层与所述有源层绝缘的栅极电介质层。
12.如权利要求11所述的eDRAM，其中所述选择器TFT进一步具有耦合到所述字线中的所述对应的一个字线和所述栅极层且在所述字线中的所述对应的一个字线和所述栅极层之间的扩散壁垒层。
13.如权利要求12所述的eDRAM，其中所述扩散壁垒层包括钽（Ta）和氮（N）。
14.如权利要求9-13中的任一项所述的eDRAM，其中所述MIM电容器包括耦合到所述存储节点的底部电极、耦合到MIM电容器板的顶部电极以及将所述底部电极与所述顶部电极绝缘的电介质。
15.如权利要求9-13中的任一项所述的eDRAM，其中
所述字线在第一金属层中，
所述位线在所述第一金属层上面的第二金属层的互连部分中；并且
所述选择器TFT在所述互连部分下面的所述第二金属层的通孔部分中，所述通孔部分用于将所述互连部分的金属结构耦合到所述第一金属层的金属结构。
16.如权利要求9-13中的任一项所述的eDRAM，其中
所述存储节点在第一金属层中，以及
所述MIM电容器在所述第一金属层上面的第二金属层中且在所述第二金属层上面的第三金属层的通孔部分中，所述通孔部分用于将所述通孔部分上面的所述第三金属层的互连部分的金属结构耦合到所述第二金属层的金属结构。
17.如权利要求16所述的eDRAM，其中
所述MIM电容器包括耦合到所述存储节点的底部电极、耦合到MIM电容器板的顶部电极以及将所述底部电极与所述顶部电极绝缘的电介质，
所述eDRAM进一步包括所述MIM电容器板，并且
所述MIM电容器板在所述通孔部分中，并且耦合到若干所述存储器单元中的每个的所述MIM电容器的所述顶部电极。
18.如权利要求17所述的eDRAM，进一步包括所述互连部分中用以向所述MIM电容器板提供公共电压的公共电压线。
19.一种形成嵌入式动态随机存取存储器（eDRAM）存储器单元的方法，所述方法包括：
在衬底上在生产线前端（FEOL）工艺中形成逻辑装置；以及
在生产线后端（BEOL）工艺中互连所述逻辑装置，所述BEOL工艺包括：
在第一金属层中形成字线以提供栅极信号，
使用薄膜工艺在所述第一金属层上面的第二金属层中形成选择器薄膜晶体管（TFT），所述选择器TFT具有有源层，并且被配置成响应于所述栅极信号而控制在所述有源层的第一区域和第二区域之间的所述存储器单元的存储器状态的传递；
在所述第二金属层中形成位线以传递所述存储器状态，所述位线被耦合到所述有源层的所述第一区域且在所述有源层的所述第一区域上面；
在所述第二金属层中形成存储节点，所述存储节点耦合到所述有源层的所述第二区域且在所述有源层的所述第二区域上面；以及
形成金属-绝缘体-金属（MIM）电容器，所述金属-绝缘体-金属（MIM）电容器耦合到所述存储节点且在所述存储节点上面，并且所述金属-绝缘体-金属（MIM）电容器配置成存储所述存储器状态。
20.如权利要求19所述的方法，其中所述选择器TFT的所述形成包括使用铟镓锌氧化物（IGZO）形成所述有源层。
21.如权利要求19所述的方法，其中所述选择器TFT的所述形成包括形成耦合到所述字线且在所述有源层下面的栅极层，以及形成将所述栅极层与所述有源层绝缘的栅极电介质层。
22.如权利要求19-21中的任一项所述的方法，其中所述MIM电容器的所述形成包括：形成耦合到所述存储节点的底部电极；在所述底部电极上形成电介质；以及在所述电介质上形成顶部电极并且所述顶部电极耦合到MIM电容器板，所述电介质将所述底部电极与所述顶部电极绝缘。
23.如权利要求19-21中的任一项所述的方法，其中所述MIM电容器的所述形成包括：在所述第二金属层上面的第三金属层中和所述第三金属层上面的第四金属层的通孔部分中形成所述MIM电容器，所述通孔部分用于将所述通孔部分上面的所述第四金属层的互连部分的金属结构耦合到所述第三金属层的金属结构。
24.一种形成嵌入式动态随机存取存储器（eDRAM）的方法，所述eDRAM包括字线和位线的交叉区域处的存储器单元，所述方法包括：
在衬底上在生产线前端（FEOL）工艺中形成逻辑装置；以及
在生产线后端（BEOL）工艺中互连所述逻辑装置，所述BEOL工艺包括第一部分和跟随在所述第一部分之后的第二部分，
其中所述FEOL工艺和所述BEOL工艺的所述第一部分包括：
形成字线驱动器以驱动所述字线；以及
形成位线驱动器以驱动所述位线；以及
其中所述BEOL工艺的所述第二部分包括：
在第一金属层中形成所述字线以提供栅极信号，
对于每个存储器单元，使用薄膜工艺在所述第一金属层上面的第二金属层中形成选择器薄膜晶体管（TFT），所述选择器TFT具有有源层并且被配置成响应于由所述字线中的对应的一个字线提供的所述栅极信号而控制在所述有源层的第一区域和第二区域之间的所述存储器单元的存储器状态的传递；
在所述第二金属层中形成所述位线以传递所述存储器单元中的每个的所述存储器状态，每个存储器单元的所述选择器TFT的所述有源层的所述第一区域被耦合到所述位线中的对应的一个位线且在所述位线中的所述对应的一个位线下面；
对于每个存储器单元，在所述第二金属层中形成存储节点，并且所述存储节点耦合到所述选择器TFT的所述有源层的所述第二区域且在所述选择器TFT的所述有源层的所述第二区域上面；以及
对于每个存储器单元，形成金属-绝缘体-金属（MIM）电容器，所述金属-绝缘体-金属（MIM）电容器耦合到所述存储节点且在所述存储节点上面，并且配置成存储所述存储器状态。
25.如权利要求24所述的方法，其中所述MIM电容器的所述形成包括：在所述第二金属层上面的第三金属层中和所述第三金属层上面的第四金属层的通孔部分中形成所述MIM电容器，所述通孔部分用于将所述通孔部分上面的所述第四金属层的互连部分的金属结构耦合到所述第三金属层的金属结构。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018186835A1 (en) 2017-04-04 2018-10-11 Intel Corporation Thin-film transistor embedded dynamic random-access memory
US11329047B2 (en) 2018-04-18 2022-05-10 Intel Corporation Thin-film transistor embedded dynamic random-access memory with shallow bitline
US11450669B2 (en) 2018-07-24 2022-09-20 Intel Corporation Stacked thin-film transistor based embedded dynamic random-access memory
US12040409B2 (en) 2021-02-09 2024-07-16 Taiwan Semiconductor Manufacturing Company Limited Thin film transistor including a dielectric diffusion barrier and methods for forming the same
US20220415897A1 (en) * 2021-06-25 2022-12-29 Intel Corporation Multilevel wordline assembly for embedded dram

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5336912A (en) * 1992-07-13 1994-08-09 Kabushiki Kaisha Toshiba Buried plate type DRAM
US6143601A (en) * 1998-12-09 2000-11-07 United Microelectronics Corp. Method of fabricating DRAM
CN1391283A (zh) * 2001-06-13 2003-01-15 日本电气株式会社 半导体装置及其制造方法
CN1401140A (zh) * 2000-08-14 2003-03-05 矩阵半导体公司 密集阵列和电荷存储器件及其制造方法
CN105612618A (zh) * 2013-09-27 2016-05-25 英特尔公司 用于嵌入式动态随机存取存储器(eDRAM)的低泄漏非平面存取晶体管

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10028424C2 (de) * 2000-06-06 2002-09-19 Infineon Technologies Ag Herstellungsverfahren für DRAM-Speicherzellen
US6348374B1 (en) * 2000-06-19 2002-02-19 International Business Machines Process for 4F2 STC cell having vertical MOSFET and buried-bitline conductor structure
US6703661B2 (en) * 2001-12-27 2004-03-09 Ching-Yuan Wu Contactless NOR-type memory array and its fabrication methods
US7153737B2 (en) * 2005-01-17 2006-12-26 International Business Machines Corporation Self-aligned, silicided, trench-based, DRAM/EDRAM processes with improved retention
US7499307B2 (en) * 2005-06-24 2009-03-03 Mosys, Inc. Scalable embedded DRAM array
US8012836B2 (en) * 2006-09-28 2011-09-06 Taiwan Semiconductor Manufacuturing Co., Ltd. Semiconductor devices and methods for fabricating the same
JP2011165966A (ja) * 2010-02-10 2011-08-25 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
US20120012897A1 (en) * 2010-07-16 2012-01-19 Unity Semiconductor Corporation Vertically Fabricated BEOL Non-Volatile Two-Terminal Cross-Trench Memory Array with Two-Terminal Memory Elements and Method of Fabricating the Same
US8519510B2 (en) * 2011-06-21 2013-08-27 Intel Corporation Semiconductor structure having an integrated quadruple-wall capacitor for embedded dynamic random access memory (eDRAM) and method to form the same
US9236494B2 (en) 2011-12-13 2016-01-12 E Ink Holdings Inc. Field effect transistor
KR20140026894A (ko) 2012-08-23 2014-03-06 에스케이하이닉스 주식회사 3차원 적층형 메모리 장치
TWI622048B (zh) 2013-03-14 2018-04-21 三星電子股份有限公司 使用自旋軌道交互式切換之雙磁性隧道接面及其記憶體
US10491209B2 (en) * 2013-07-17 2019-11-26 Qualcomm Incorporated Switch linearizer
US9165824B2 (en) * 2013-09-27 2015-10-20 Intel Corporation Interconnects with fully clad lines
US20160043137A1 (en) 2014-08-08 2016-02-11 Qualcomm Incorporated Resistive memory device with zero-transistor, one-resistor bit cells integrated with one-transistor, one-resistor bit cells on a die
US9478495B1 (en) 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof
JP6625942B2 (ja) * 2016-07-29 2019-12-25 株式会社東芝 半導体記憶装置
CN110291585B (zh) * 2017-03-22 2024-07-05 英特尔公司 采用自对准的顶栅薄膜晶体管的嵌入式存储器
WO2018186835A1 (en) 2017-04-04 2018-10-11 Intel Corporation Thin-film transistor embedded dynamic random-access memory
WO2018186863A1 (en) 2017-04-06 2018-10-11 Intel Corporation Thin-film transistor based magnetic random-access memory

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5336912A (en) * 1992-07-13 1994-08-09 Kabushiki Kaisha Toshiba Buried plate type DRAM
US6143601A (en) * 1998-12-09 2000-11-07 United Microelectronics Corp. Method of fabricating DRAM
CN1401140A (zh) * 2000-08-14 2003-03-05 矩阵半导体公司 密集阵列和电荷存储器件及其制造方法
CN1391283A (zh) * 2001-06-13 2003-01-15 日本电气株式会社 半导体装置及其制造方法
CN105612618A (zh) * 2013-09-27 2016-05-25 英特尔公司 用于嵌入式动态随机存取存储器(eDRAM)的低泄漏非平面存取晶体管

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