CN110365992A - 一种视频解码验证*** - Google Patents

一种视频解码验证*** Download PDF

Info

Publication number
CN110365992A
CN110365992A CN201910576183.4A CN201910576183A CN110365992A CN 110365992 A CN110365992 A CN 110365992A CN 201910576183 A CN201910576183 A CN 201910576183A CN 110365992 A CN110365992 A CN 110365992A
Authority
CN
China
Prior art keywords
video
verified
decoded
arm
verifying system
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910576183.4A
Other languages
English (en)
Inventor
陈贝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Wave Intelligent Technology Co Ltd
Original Assignee
Suzhou Wave Intelligent Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou Wave Intelligent Technology Co Ltd filed Critical Suzhou Wave Intelligent Technology Co Ltd
Priority to CN201910576183.4A priority Critical patent/CN110365992A/zh
Publication of CN110365992A publication Critical patent/CN110365992A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/85—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using pre-processing or post-processing specially adapted for video compression
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/436—Interfacing a local distribution network, e.g. communicating with another STB or one or more peripheral devices inside the home
    • H04N21/4363—Adapting the video stream to a specific local network, e.g. a Bluetooth® network

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)

Abstract

本申请公开了一种视频解码验证***，包括：ZYNQ芯片；ZYNQ芯片包括：安装有操作***，用于接收待验证视频，并对解码后的待验证视频进行验证的ARM；用于对待验证视频进行解码，得到解码后的待验证视频，并将解码后的待验证视频发送至ARM的FPGA。显然，在该视频解码验证***中仅仅是在ZYNQ芯片内部搭建了用于对待验证视频进行解码的FPGA以及对解码后的待验证视频进行验证的ARM，由此就避免了在所搭建的视频解码验证***中需要使用特定的总线来将CPU和FPGA建立通信连接，并且需要在硬件电路板上预留较大空间来容纳CPU以及CPU与FPGA之间的互联总线的问题，所以，该视频解码***更加便于集成和移植。

Description

一种视频解码验证***
技术领域
本发明涉及数字电路设计技术领域，特别涉及一种视频解码验证***。
背景技术
在数字电路的开发设计中，如果遇到与视频相关的数字电路模块，数字电路模块的仿真验证往往不能以图像形式直观的验证结果，在此种情况下，通常会使用必须使用模拟环境来对该数字电路功能模块进行验证。在现有技术当中，一般会利用CPU(CentralProcessing Unit，中央处理器)+FPGA(Field Programmable Gate Array，现场可编程门阵列)的架构来搭建视频解码验证***，但是，由于CPU和FPGA都是相互独立的芯片，所以，在利用CPU和FPGA搭建视频解码验证***的过程中，需要使用特定的总线来将CPU和FPGA建立通信连接，并且，验证***的硬件电路板也需要提供更多的空间来容纳CPU以及CPU与FPGA之间的互联总线。由此导致这样搭建得到视频解码验证***不便于集成和移植，目前，针对这一技术问题还没有较好的解决办法。
所以，如何提供一种更好的视频解码验证***，以使得视频解码验证***便于集成和移植，是本领域技术人员亟待解决的问题。
发明内容
有鉴于此，本发明的目的在于提供一种视频解码验证***，以使得视频解码验证***便于集成与移植。其具体方案如下：
一种视频解码验证***，包括：
ZYNQ芯片；
其中，所述ZYNQ芯片包括：
安装有操作***，用于接收待验证视频，并对解码后的待验证视频进行验证的ARM；
用于对所述待验证视频进行解码，得到所述解码后的待验证视频，并将所述解码后的待验证视频发送至所述ARM的FPGA。
优选的，所述ARM具体为安装有Linux操作***的ARM。
优选的，还包括：
与所述ARM相连，用于对所述ARM提供存储空间的第一DDR。
优选的，还包括：
设置在所述ARM上，用于连接目标显示器的视频接口。
优选的，所述视频接口具体为DP接口。
优选的，还包括：
设置在所述ARM上，用于与***设备建立通信连接的以太网接口。
优选的，所述FPGA包括：
用于对所述目标视频进行解码，得到所述解码后的待验证视频的视频解码IP；
用于对所述解码后的待验证视频进行缓存处理，并将所述解码后的待验证视频发送至所述ARM的DDR控制器。
优选的，还包括：
与所述DDR控制器相连，用于对所述DDR控制器提供存储空间的第二DDR。
优选的，还包括：
与所述ARM相连，用于存储启动和操作所述操作***的目标文件的SD卡。
优选的，所述SD卡包括：
用于存储启动所述操作***的第一目标文件的FAT32分区；
用于存储操作所述操作***的第二目标文件的EXT4分区。
可见，在本发明中，首先是利用ZYNQ芯片中的ARM来安装操作***，并接收待验证视频，然后，利用ZYNQ芯片中的FPGA来对待验证视频进行解码，得到解码后的待验证视频，并将解码后的待验证视频发送至ARM，最后，利用ZYNQ芯片中的ARM来对解码后的待验证视频进行验证。显然，在本发明所提供的视频解码验证***中，仅仅是在ZYNQ芯片内部搭建了用于对待验证视频进行解码的FPGA以及对解码后的待验证视频进行验证的ARM，由此就避免了在现有技术所搭建的视频解码验证***中需要使用特定的总线来将CPU和FPGA建立通信连接，并且，需要在视频解码验证***的硬件电路板上预留较大空间来容纳CPU以及CPU与FPGA之间的互联总线的问题，所以，通过本发明所提供的视频解码***更加便于集成和移植。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例提供的一种视频解码验证***的结构图；
图2为本发明实施例提供的另一种视频解码验证***的结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参见图1，图1为本发明实施例提供的一种视频解码验证***的结构图，该视频解码验证***包括：
ZYNQ芯片11；
其中，ZYNQ芯片11包括：
安装有操作***，用于接收待验证视频，并对解码后的待验证视频进行验证的ARM12；
用于对待验证视频进行解码，得到解码后的待验证视频，并将解码后的待验证视频发送至ARM12的FPGA13。
需要说明的是，因为在ZYNQ芯片11中内置有FPGA13和ARM12(Advanced RISCMachines)，在此情况下，ZYNQ芯片11就可以提供一个相对开放的设计环境，此时，就可以将FPGA13设置为PL(Programmable Logic，可编程逻辑)，将ARM12设置为PS(ProcessingSystem，处理***)。也即，利用ZYNQ芯片11中的ARM12来代替现有技术当中视频解码验证***中的CPU。
具体的，在本实施例中，当ARM12接收到待验证视频之后，将待验证视频发送至FPGA13，当FPGA13接收到待验证视频之后，对待验证视频进行解码，得到解码后的待验证视频，并将解码后的待验证视频发送至ARM12；当ARM12接收到解码后的待验证视频时，对解码后的待验证视频进行验证，就完成了整个视频解码的验证过程，而且，通过本实施例所提供的视频解码验证***还具有以下两方面的性能优势：
第一：从硬件上来说，基于ZYNQ芯片11搭建的单芯片视频解码验证方案，在单个ZYNQ芯片11内部集成相应的操作***，可以通过操作***对待验证视频的配置参数进行灵活修改，以对不同规格、标准的待验证视频进行解码验证，而不需要设计额外的数字电路，由此就可以相对缩小该视频解码验证***的硬件面积，这样就更加便于该视频解码验证***的硬件设计实现。
第二：从软件方面来说，基于ARM12的操作***，目标用户可以自主开发与该视频解码验证***相适应的驱动程序与应用程序，并以此来控制整个视频解码验证***的运行过程。这样目标用户就可以根据该视频解码验证***的运行结果对待验证视频的验证结果进行客观分析，并对待验证视频的验证结果进行实时记录。此外，目标用户还可以根据待验证视频的不同格式，对应修改相应的驱动程序和应用程序来灵活调整该视频解码验证***的工作控制过程，并以此来使得该视频解码验证***可以适配更多的验证需求。
显然，通过本实施例所提供的视频解码验证***，以集成度更高的单芯片方案实现了对待验证视频的验证过程，这样就相当于是以更小的硬件面积完成了对待解码验证视频的验证过程，从而就使得本实施例所提供的视频解码验证***更加便于集成和移植。
另外，需要说明的是，在本实施例中，ARM12和FPGA13是通过AMBA(AdvancedMicrocontroller Bus Architecture)总线模块建立通信连接的，这样ARM12和FPGA13就可以相互进行通信，并进行数据交互。其中，AMBA总线模块主要包含AXI4接口和AXI4-Lite接口，AXI4接口可以实现ARM12与FPGA13之间的数据通道互联，适用于大量数据的数据交互过程；而AXI4-Lite接口适用于在ARM12中配置FPGA13的工作参数，适用于小量数据的数据交互过程。此外，通过AMBA总线模块还可以为ZYNQ芯片11上不同模块的不同端口分配不同的访问地址范围，并以此来达到区分不同端口的目的。
可见，在本实施例中，首先是利用ZYNQ芯片中的ARM来安装操作***，并接收待验证视频，然后，利用ZYNQ芯片中的FPGA来对待验证视频进行解码，得到解码后的待验证视频，并将解码后的待验证视频发送至ARM，最后，利用ZYNQ芯片中的ARM来对解码后的待验证视频进行验证。显然，在本实施例所提供的视频解码验证***中，仅仅是在ZYNQ芯片内部搭建了用于对待验证视频进行解码的FPGA以及对解码后的待验证视频进行验证的ARM，由此就避免了在现有技术所搭建的视频解码验证***中需要使用特定的总线来将CPU和FPGA建立通信连接，并且，需要在视频解码验证***的硬件电路板上预留较大空间来容纳CPU以及CPU与FPGA之间的互联总线的问题，所以，通过本实施例所提供的视频解码***更加便于集成和移植。
基于上述实施例，本实施例对技术方案作进一步的说明与优化，作为一种优选的实施方式，ARM12具体为安装有Linux操作***的ARM。
具体的，在本实施例中，是将ARM12中的操作***设置为Linux操作***，也即，是在ARM12中安装了Linux操作***。可以理解的是，因为Linux操作***不仅是一个开源的操作***，拥有完整的权限机制，而且，Linux操作***还具有较高的安全性以及稳定性。此外，由于Linux操作***相比于其它的操作***具有更快的处理性能，所以，当在ARM12中安装有Linux操作***时，就可以大大提高目标用户在使用该视频验证***时的操作体验。
可见，通过本实施例所提供的技术方案，可以进一步提升视频解码验证***的处理性能。
基于上述实施例，本实施例对技术方案作进一步的说明与优化，请参见图2，图2为本发明实施例提供的另一种视频解码验证***的结构图，作为一种优选的实施方式，该视频解码验证***还包括：
与ARM12相连，用于对ARM12提供存储空间的第一DDR14。
在本实施例中，为了进一步提高ZYNQ芯片11中ARM12在对待验证视频进行验证过程中的验证效率，还设置了与ARM12相连，用于对ARM12提供存储空间的第一DDR14(DoubleData Rate，双倍速率同步动态随机存储器)，这样就可以避免ARM12中所存储的数据对ARM12存储资源的占用量，由此就可以相对增加ARM12的数据处理速度，并提高ARM12的工作效率。此外，在本实施例中，还可以在第一DDR14中安装嵌入式操作***来支持***设备接口进行正常运作。
可见，通过本实施例所提供的技术方案，可以相对提高ARM的整体工作性能。
基于上述实施例，本实施例对技术方案作进一步的说明与优化，请参见图2，图2为本发明实施例提供的另一种视频解码验证***的结构图，具体的，上述视频解码验证***还包括：
设置在ARM12上，用于连接目标显示器的视频接口15。
在本实施例中，为了使得目标用户在使用该视频解码验证***的过程中，可以清楚、直观地查看到待验证视频的验证全过程，还在ZYNQ芯片11的ARM12上设置了用于连接目标显示器的视频接口15，也即，通过ARM12上的视频接口15将该视频解码验证***与目标显示器进行连接，并通过视频接口15所连接的目标显示器来显示ARM12对待验证视频进行验证的全过程，这样目标用户就可以通过目标显示器所显示的内容对待验证视频的验证结果进行主观判断，并由此增加对待验证视频进行结果验证时的准确度。
显然，通过视频接口15来作为视频解码验证***的交互显示界面，并通过交互显示界面来实时显示视频解码验证***的工作状态以及结果，就可以进一步提升目标用户在使用该视频解码验证***过程中的用户体验。需要说明的是，在使用网络部署时，该视频解码验证***的工作状态可以通过以太网接口16进行传输，而不用通过视频接口15来进行显示。
显然，通过本实施例所提供的技术方案，可以使得目标用户更为清楚、直观地查看到待验证视频的解码过程，由此就大大提高了目标用户在使用该视频解码验证***时的用户体验。
作为一种优选的实施方式，视频接口15具体为DP接口。
具体的，在本实施例中，是将视频接口15设置为DP接口(DisplayPort)，不仅是因为DP接口是由视频电子标准协会所发布的显示接口，而且，DP接口还具有更高的分辨率和刷新率，由此就可以使得由DP接口连接显示屏所显示出来的画面更加清晰与直观。
基于上述实施例，本实施例对技术方案作进一步的说明与优化，请参见图2，图2为本发明实施例提供的另一种视频解码验证***的结构图，具体的，上述视频解码验证***还包括：
设置在ARM12上，用于与***设备建立通信连接的以太网接口16。
在本实施例中，为了使得目标用户可以在远端对该视频解码验证***进行操作，还在ARM12上设置了以太网接口16，这样一来，目标用户就可以通过ARM12上的以太网接口16将***设备与该视频解码验证***中的ARM12建立通信连接，并通过ARM12来对该视频解码验证***进行远程操控。这样就避免了目标用户必须到作业现场操控该视频解码验证***的繁琐步骤。具体的，在实际应用当中，还可以通过ARM12上所设置的以太网接口16来接收待验证视频。
需要说明的是，在本实施例中，利用以太网接口16还可以接收该视频解码验证***的工作参数，同时，通过以太网接口16也可以在远端对该视频解码验证***进行控制或功能升级，以便于提升该视频解码验证***的整体工作性能。此外，使用以太网接口16来对该视频解码验证***进行实时控制，还可以在远端进行软件程序和PL配置程序的更新，这样就方便了该视频解码验证***的操作、升级和部署。
可见，通过本实施例所提供的技术方案，可以使得目标用户在远端对该视频解码验证***进行远程操作，这样就可以显著提高目标用户在使用该视频解码验证***过程中的用户体验。
基于上述实施例，本实施例对技术方案作进一步的说明与优化，请参见图2，图2为本发明实施例提供的另一种视频解码验证***的结构图，具体的，FPGA13包括：
用于对待验证视频进行解码，得到解码后的待验证视频的视频解码IP17；
用于对解码后的待验证视频进行缓存处理，并将解码后的待验证视频发送至ARM12的DDR控制器18。
具体的，在本实施例中，是在FPGA13中设置了视频解码IP17以及DDR控制器18，也即，在利用FPGA13对待验证视频进行处理的过程中，首先是利用视频解码IP17来对待验证视频进行解码，得到解码后的待验证视频，然后，利用DDR控制器18对解码后的待验证视频进行缓存，并将解码后的待验证视频发送至ARM12中，由ARM12对解码后的待验证视频进行验证，这样就相当于是利用视频解码IP17和DDR控制器18来对FPGA13的工作内容进行了具体划分，由此就可以使得视频解码IP17和DDR控制器18拥有更快的处理速度。
可见，通过本实施例所提供的技术方案，可以进一步保证该视频解码验证***在实际使用过程中的整体可靠性。
作为一种优选的实施方式，上述视频解码验证***还包括：
与DDR控制器18相连，用于对DDR控制器18提供存储空间的第二DDR19。
具体的，在本实施例中，DDR控制器18是通过调用第二DDR19来对解码后的待验证视频进行缓存，也即，DDR控制器18是将解码后的待验证视频缓存在了第二DDR19中，这样解码后的待验证视频就不会占用FPGA13过多的存储资源以及计算资源，由此就可以使得FPGA13一直保持较快的处理速度。
显然，通过本实施例所提供的技术方案，可以进一步提升该视频解码验证***的整体处理性能。
基于上述实施例，本实施例对技术方案作进一步的说明与优化，请参见图2，图2为本发明实施例提供的另一种视频解码验证***的结构图，上述视频解码验证***还包括：
与ARM12相连，用于存储启动和操作操作***的目标文件的SD卡20。
在本实施例中，为了使得ZYNQ芯片11中ARM12能够快速进入操作状态，还设置了与ARM12相连的SD卡20，并在SD卡20中存储了用于启动和操作操作***的目标文件，这样ARM12在启动操作***的过程中，就可以通过调用SD卡20中所存储的目标文件来启动操作***，并通过SD卡20中所存储的目标文件来部署相应的操作***，来接收待验证视频以及对解码后的待验证视频进行验证。
可见，通过本实施例所提供的技术方案，进一步保证了该视频解码验证***在使用过程中的整体稳定性。
作为一种优选的实施方式，SD卡20包括：
用于存储启动操作***的第一目标文件的FAT32分区；
用于存储操作操作***的第二目标文件的EXT4分区。
具体的，在本实施例中，为了提高SD卡20的存储效率，还在SD卡20中设置了用于存储启动操作***的第一目标文件的FAT32分区以及用于存储操作***的第二目标文件的EXT4分区，也即，利用FAT32分区提供一个普通的存储区域，用来存储用于启动操作***的第一目标文件，而利用EXT4分区提供一个性能相对更加稳定、可靠的存储区域，用来存储操作操作***的第二目标文件，这样就可以相对提高SD卡20的存储效率与存储性能。
可见，通过本实施例所提供的技术方案，不仅可以提升SD卡的存储效率，而且，也可以相对提升该视频解码验证***的运行效率。
基于上述实施例所公开的内容，此处通过一个具体应用场景实施例进行说明。当需要对待验证视频进行验证时，首先是对该视频解码验证***上电，以对ARM中的嵌入式Linux操作***进行启动，当嵌入式Linux操作***启动之后，初始化ARM上的以太网接口和DP接口，并从SD卡中加载相应的操作文件。此时，该视频解码验证***开始自检，检查该视频解码验证***中各个硬件设备的相关状态，如果存在发生异常的硬件设备，则记录异常问题，并且，该视频解码验证***停止工作。如果各个硬件设备能够正常工作，则ARM上所设置的以太网接口从网络侧接收待验证视频，并将接收到的待验证视频缓存在第一DDR中，当Linux操作***解析出待验证视频的属性信息时，则将解析到待验证视频的属性信息配置给FPGA中的视频解码IP，并更新对待验证视频进行验证过程中所需要的一些参数。当FPGA中的视频解码IP接收到由Linux操作***所发送的待验证视频时，开始对待验证视频进行解码，然后，将解码后的待验证视频的中间处理数据缓存在第二DDR中，并将解码后的待验证视频写入到第一DDR中，并通知嵌入式Linux操作***；当嵌入式Linux操作***接收到由视频解码IP所发送的解码后的待验证视频后，就可以对解码后的待验证视频进行计算，并分析得到对解码后的待验证视频的验证结果，至此，该视频解码验证***就完成了对待验证视频的整个视频验证过程。并且，在此过程中，还可以通过ARM上所设置的DP接口来连接目标显示器，并通过目标显示器来对待验证视频的验证结果进行显示，以供目标用户对待验证视频的验证结果进行主观判断。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上对本发明所提供的一种视频解码验证***进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种视频解码验证***，其特征在于，包括：
ZYNQ芯片；
其中，所述ZYNQ芯片包括：
安装有操作***，用于接收待验证视频，并对解码后的待验证视频进行验证的ARM；
用于对所述待验证视频进行解码，得到所述解码后的待验证视频，并将所述解码后的待验证视频发送至所述ARM的FPGA。
2.根据权利要求1所述的视频解码验证***，其特征在于，所述ARM具体为安装有Linux操作***的ARM。
3.根据权利要求1所述的视频解码验证***，其特征在于，还包括：
与所述ARM相连，用于对所述ARM提供存储空间的第一DDR。
4.根据权利要求1所述的视频解码验证***，其特征在于，还包括：
设置在所述ARM上，用于连接目标显示器的视频接口。
5.根据权利要求4所述的视频解码验证***，其特征在于，所述视频接口具体为DP接口。
6.根据权利要求1所述的视频解码验证***，其特征在于，还包括：
设置在所述ARM上，用于与***设备建立通信连接的以太网接口。
7.根据权利要求1所述的视频解码验证***，其特征在于，所述FPGA包括：
用于对所述目标视频进行解码，得到所述解码后的待验证视频的视频解码IP；
用于对所述解码后的待验证视频进行缓存处理，并将所述解码后的待验证视频发送至所述ARM的DDR控制器。
8.根据权利要求7所述的视频解码验证***，其特征在于，还包括：
与所述DDR控制器相连，用于对所述DDR控制器提供存储空间的第二DDR。
9.根据权利要求1至8任一项所述的视频解码验证***，其特征在于，还包括：
与所述ARM相连，用于存储启动和操作所述操作***的目标文件的SD卡。
10.根据权利要求9所述的视频解码验证***，其特征在于，所述SD卡包括：
用于存储启动所述操作***的第一目标文件的FAT32分区；
用于存储操作所述操作***的第二目标文件的EXT4分区。
CN201910576183.4A 2019-06-28 2019-06-28 一种视频解码验证*** Pending CN110365992A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910576183.4A CN110365992A (zh) 2019-06-28 2019-06-28 一种视频解码验证***

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910576183.4A CN110365992A (zh) 2019-06-28 2019-06-28 一种视频解码验证***

Publications (1)

Publication Number Publication Date
CN110365992A true CN110365992A (zh) 2019-10-22

Family

ID=68216115

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910576183.4A Pending CN110365992A (zh) 2019-06-28 2019-06-28 一种视频解码验证***

Country Status (1)

Country Link
CN (1) CN110365992A (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103158620A (zh) * 2013-03-25 2013-06-19 中国电子科技集团公司第三十八研究所 一种车辆行人检测跟踪预警***
CN103927276A (zh) * 2014-03-14 2014-07-16 山东大学 基于Zynq-7000的PCM FMC扩展板及其工作方法
CN107277390A (zh) * 2017-06-16 2017-10-20 南京巨鲨显示科技有限公司 一种基于Zynq多路视频拼接***
CN108765377A (zh) * 2018-05-07 2018-11-06 江苏康尚生物医疗科技有限公司 一种基于soc的白细胞计数***及方法
US20190146896A1 (en) * 2017-11-15 2019-05-16 General Electric Company Virtual processor enabling real-time in situ disassembly and debugging in soc environment
CN109788293A (zh) * 2019-01-30 2019-05-21 郑州云海信息技术有限公司 一种视频编解码***和方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103158620A (zh) * 2013-03-25 2013-06-19 中国电子科技集团公司第三十八研究所 一种车辆行人检测跟踪预警***
CN103927276A (zh) * 2014-03-14 2014-07-16 山东大学 基于Zynq-7000的PCM FMC扩展板及其工作方法
CN107277390A (zh) * 2017-06-16 2017-10-20 南京巨鲨显示科技有限公司 一种基于Zynq多路视频拼接***
US20190146896A1 (en) * 2017-11-15 2019-05-16 General Electric Company Virtual processor enabling real-time in situ disassembly and debugging in soc environment
CN108765377A (zh) * 2018-05-07 2018-11-06 江苏康尚生物医疗科技有限公司 一种基于soc的白细胞计数***及方法
CN109788293A (zh) * 2019-01-30 2019-05-21 郑州云海信息技术有限公司 一种视频编解码***和方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
刘昌华: "《数字逻辑EDA设计与实践》", 31 July 2009, 国防工业出版社 *
樊继明: "《FPGA深度解析》", 31 May 2015, 北京航空航天大学出版社 *

Similar Documents

Publication Publication Date Title
US20190205271A1 (en) Computing system with hardware reconfiguration mechanism and method of operation thereof
CN101313287B (zh) 经由嵌入式控制器初始化快闪存储设备
CN105353989B (zh) 存储数据访问方法及相关的控制器、设备、主机和***
US7814352B2 (en) Selective connection of a memory to either a gateway card or information processor based on the power mode
CN101877207A (zh) 一种led显示屏***和控制方法
CN103617209B (zh) 一种移动终端的文件管理方法及装置
CN103365696A (zh) Bios镜像文件获取方法及装置
CN105357772A (zh) 一种车载导航与手机互联的方法及***
CN110851163B (zh) 一种基于can通信的兼容多设备平台的软件更新方法
US10846250B2 (en) Apparatus and method for handling address decoding in a system-on-chip
CN105765533A (zh) 用于固件虚拟化的方法和装置
CN110491440A (zh) 一种内存测试方法及***
KR101551206B1 (ko) 차량 데이터 제어 시스템 및 제어 방법
CN101667133B (zh) 固件更新方法和使用该方法更新固件的芯片
CN104572224B (zh) 一种out文件加载方法、装置及***
CN110377297A (zh) 一种镜像文件固化***、方法、装置以及相关设备
US20140301406A1 (en) Method and System for Associating a Device with a Gateway
CN110365992A (zh) 一种视频解码验证***
CN106844206B (zh) 移动终端中调试多***的方法及装置
CN106033398A (zh) 数据处理***、外接装置启动方法以及数据处理方法
CN116991758A (zh) 一种空间布局的更新方法、装置、设备及介质
CN116560688A (zh) 用于域控制器的软件更新方法
CN101174252A (zh) 主控底层管理平面的集成装置及方法
CN110515888A (zh) Fpga部分重配置实现方法、装置及电子设备和存储介质
US20150109916A1 (en) Method and apparatus for supporting reprogramming or reconfiguring

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20191022