CN110246837B - 一种双二极管esd保护电路 - Google Patents

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Abstract

本发明提出了一种双二极管ESD保护电路,包括高端二极管、低端二极管、ESD主通路和寄生PNP三极管。所述高端二极管阳极、低端二极管阴极和寄生PNP三极管发射极与待保护电路IO相连,所述高端二极管阴极、ESD主通路正极和寄生PNP三极管基极与待保护电路VDD相连,所述低端二极管阳极、ESD主通路负极和寄生PNP三极管集电极与待保护电路GND相连。本发明通过寄生PNP三极管释放IO对GND的ESD电流,即增加了一条IO对GND的ESD电流释放路径,相比相同面积的双二极管ESD保护电路,有效地提高了电路的失效电流。

Description

一种双二极管ESD保护电路
技术领域
本发明属于集成电路与半导体技术领域,涉及一种双二极管ESD保护电路,可用于集成电路中芯片级和***级的ESD保护。
技术背景
随着科技革命的不断推进,半导体工艺和集成电路技术同样取得了巨大的进步,使得芯片面积不断减小,运算速度不断提高。然而,高集成度以及高运算速度使得集成电路和电子器件更容易受到ESD的损毁。因此,ESD是集成电路可靠性的重要组成部分。集成电路的ESD保护主要应用ESD保护电路实现。在工业界中,失效电流是ESD保护电路的重要指标。ESD保护电路分为两种,在待保护电路运算速度或频率较低的情况下,一般在待保护电路IO和GND之间挂接ESD保护模块,释放ESD电流。该电路设计简单,然而由于ESD保护模块尺寸较大,占用了大量的芯片面积,并且具有很大的寄生电容和泄漏电流,不适用于速度或频率较高电路的ESD保护。高频或高速集成电路要求其ESD保护电路具有较小的电路面积以及较低的寄生电容和泄漏电流。双二极管ESD保护电路由于其占用面积小,寄生电容和泄漏电流低等特点同样被广泛地应用于工业界中。双二极管ESD保护电路基本结构如图1所示,包括高端二极管、低端二极管和ESD主通路。其中,高端二极管用于释放待保护电路IO对VDD的ESD电流,低端二极管用于释放待保护电路GND对IO的ESD电流,ESD主通路用于释放待保护电路VDD对GND的ESD电流,待保护电路IO到GND的ESD电流通过高端二极管从IO释放至VDD,再通过ESD主通路从VDD释放至GND。双二极管ESD保护电路应用二极管的正向导通释放ESD电流,因此具有较小的电路面积、寄生电容以及泄漏电流,被广泛地应用于射频、高速和数字电路的ESD保护中。
双二极管ESD保护电路以其低泄漏电流和低寄生电容等特点备受国内外研究人员的关注。为提高双二极管ESD保护电路的失效电流,设计人员一般增加电路面积或设计具有更高失效电流的ESD主通路。此外,近年来也不断有学者提出其他的方法,例如2018年Chun-Yu Lin等人在“IEEE Transactions on Device and Materials Reliability”发表的名为“Low-C ESD Protection Design with Dual Resistor-Triggered SCRs in CMOSTechnology”的论文中,提出了一种低寄生电容的双二极管保护电路,其结构如图2所示,该保护电路应用电阻和两个高端二极管的串联代替基本电路的高端二极管,应用电阻和两个低端二极管的串联代替基本电路的低端二极管,进一步降低了电路的寄生电容。然而,对于相同的电路面积,电路的失效电流并未得到有效的提高。同时,由于增加了一个高端二极管、一个低端二极管和两个电阻,提高了电路的开启电压,不适用于低压电路的ESD保护。
发明内容
本发明的目的在于针对上述现有技术存在的不足,提出了一种双二极管ESD保护电路,用于解决现有技术中存在的失效电流较低的技术问题。
为实现上述目的,本发明采取的技术方案为:
一种双二极管ESD保护电路,包括高端二极管、低端二极管和ESD主通路,所述高端二极管阳极和低端二极管阴极与待保护电路IO相连,所述高端二极管阴极和ESD主通路正极与待保护电路VDD相连,所述低端二极管阳极和ESD主通路负极与待保护电路GND相连,所述高端二极管用于释放待保护电路IO对VDD的ESD电流,所述低端二极管用于释放待保护电路GND对IO的ESD电流;所述ESD主通路用于释放待保护电路VDD对GND的ESD电流;还包括寄生PNP三极管,所述寄生PNP三极管的发射极与待保护电路IO相连,基极与待保护电路VDD相连,集电极与待保护电路GND相连。
上述一种双二极管ESD保护电路,所述高端二极管为N阱P+二极管。
上述一种双二极管ESD保护电路,所述寄生PNP三极管,其发射极采用P+结构,基极采用N阱结构,集电极采用P衬底结构,该寄生PNP三极管的开启电压BVCEO由N阱和P衬底的反向击穿电压以及该寄生PNP三极管的电流放大倍数决定,计算公式为:
Figure BDA0002090045670000021
其中,BVCBO为寄生PNP三极管集电极-基极反向击穿电压,即N阱与P衬底间的反向击穿电压,β为寄生PNP三极管电流放大倍数,n为制造电路的半导体材料决定的常数,BVCBO和β的计算公式分别为:
Figure BDA0002090045670000031
Figure BDA0002090045670000032
其中,Ecrit为雪崩击穿临界电场,ND为半导体掺杂浓度,即N阱和P衬底浓度,WE和NE分别表示发射极的宽度和浓度,即P+的宽度和浓度,WB和NB分别表示基极的宽度和浓度,即P+到P衬底的距离和N阱的浓度,ni为本征半导体浓度。
上述一种双二极管ESD保护电路,所述寄生PNP三极管,导通电阻由其电流放大倍数β以及集电极宽度即N阱到P衬底电极的距离决定。
本发明与现有技术相比,具有如下优点:
1.本发明采用的寄生PNP三极管,其发射极与待保护电路IO相连,基极与待保护电路VDD相连,集电极与待保护电路GND相连,IO和GND之间ESD电流可经由该寄生PNP三极管的发射极、基极到集电极释放,即增加了一条IO到GND的ESD电流释放路径,相比相同面积的双二极管ESD保护电路,有效地提高了电路的失效电流。
2.本发明通过调整寄生PNP三极管的发射极、基极和集电极宽度以及N阱和P衬底浓度可有效地减小其开启电压和导通电阻,相比现有技术,本发明不仅适用于高压电路的ESD保护,还适用于低压电路的ESD保护。
3.本发明在基本双二极管ESD保护电路的结构上增加了寄生PNP三极管,在保证保护电路泄漏电流低和占用面积小的前提下,相比现有技术增加高端二极管、低端二极管和电阻,其结构更加简单。
附图说明
图1是现有的双二极管ESD保护电路的基本结构示意图;
图2为现有技术的结构示意图;
图3为本发明的结构示意图;
图4为本发明采用的寄生PNP三极管的结构示意图。
具体实施方式
以下结合附图和具体实施例,对本发明作进一步详细说明。
参照图3,本发明包括高端二极管、低端二极管、ESD主通路和寄生PNP三极管。所述高端二极管阳极、低端二极管阴极和寄生PNP三极管发射极与待保护电路IO相连,所述高端二极管阴极、ESD主通路正极和寄生PNP三极管基极与待保护电路VDD相连,所述低端二极管阳极、ESD主通路负极和寄生PNP三极管集电极与待保护电路GND相连。
高端二极管可采用深N阱P+二极管、N型隔离二极管和N阱二极管等,由于N阱二极管制造简单且在半导体制造工艺中最为常见,本施例采用N阱P+二极管。
低端二极管可采用P衬底二极管、N型隔离二极管和P阱N+二极管,本施例采用P衬底二极管。
ESD主通路可采用GGNMOS、RGNMOS或SCR等结构,本施例采用SCR结构。
寄生PNP三极管可采用发射极可采用P+,基极可采用深N阱、N埋层或N阱等,集电极可采用P阱或P衬底等,由于本施例已采用N阱P+二极管,为缩小电路面积,寄生PNP三极管发射极可直接采用N阱P+二极管的P+,基极可直接采用N阱P+二极管的N阱,集电极可直接采用半导体制造工艺中的P衬底。综上所述,参照图4,本施例的寄生PNP三极管采用发射极为P+,基极为N阱,集电极为P衬底的结构。由于寄生PNP三极管可直接采用高端二极管的N阱和P+作为基极和发射极,电路并未增加其他半导体层。而现有技术增加一个高端二极管、一个低端二极管和两个电阻,至少需要增加一个N阱以及制造电阻的半导体层。因此,相比现有技术,本发明的结构更为简单。
寄生PNP三极管开启电压BVCEO由N阱和P衬底的反向击穿电压以及该寄生PNP三极管的电流放大倍数决定,计算公式为:
Figure BDA0002090045670000041
其中,BVCBO为寄生PNP三极管集电极-基极反向击穿电压,即N阱与P衬底间的反向击穿电压,β为寄生PNP三极管电流放大倍数,n为制造电路的半导体材料决定的常数。因此,可通过减小BVCBO和增大β减小BVCEO。BVCBO和β的计算公式分别为:
Figure BDA0002090045670000051
Figure BDA0002090045670000052
其中,Ecrit为雪崩击穿临界电场,ND为半导体掺杂浓度,即N阱和P衬底浓度,WE和NE分别表示发射极的宽度和浓度,WB和NB分别表示基极的宽度和浓度,ni为本征半导体浓度;所述的发射极宽度和浓度即为P+的宽度和浓度;所述的基极宽度和浓度分别为P+到P衬底的距离和N阱的浓度。因此,可通过增大N阱或P衬底的浓度减小BVCBO,以此减小BVCEO;也可通过减小WB或增大WE增大β,以此减小BVCEO。综上,可通过调整N阱和P衬底的浓度以及寄生PNP三极管的发射极和基极宽度调整寄生PNP三极管的开启电压,令其即可应用于高压电路的ESD保护,也可应用于低压电路的ESD保护。此外,寄生PNP三极管的导通电阻由其电流放大倍数β以及集电极宽度即N阱到P衬底电极的距离决定。可通过增大β或减小N阱到P衬底电极的距离减小寄生PNP三极管的导通电阻。
本发明的保护原理为:当ESD事件发生时,待保护电路IO对VDD的ESD电流通过高端二极管释放,待保护电路VDD对GND的ESD电流通过ESD主通路释放,待保护电路GND对IO的ESD电流通过低端二极管释放,待保护电路IO对GND的电流通过高端二极管和ESD主通路释放。进一步,ESD事件产生的电压使得IO和GND之间的电压达到寄生PNP三极管的开启电压BVCEO,因此IO对GND的ESD电流还可经由寄生PNP三极管的发射极、基极到集电极释放,即增加了一条IO对GND的ESD电流释放路径,相比相同面积的双二极管ESD保护电路,有效地提高了电路的失效电流。
以上描述仅是本发明的优选实施方式,并不对本发明构成限制,对于本领域的普通技术人员来说,均可在不脱离本发明创新构思的前提下所做出的若干变形和改进,但这些改变均属于本发明的保护范围。

Claims (4)

1.一种双二极管ESD保护电路,包括高端二极管、低端二极管和ESD主通路,所述高端二极管阳极和低端二极管阴极与待保护电路IO相连,所述高端二极管阴极和ESD主通路正极与待保护电路VDD相连,所述低端二极管阳极和ESD主通路负极与待保护电路GND相连,所述高端二极管用于释放待保护电路IO对VDD的ESD电流,所述低端二极管用于释放待保护电路GND对IO的ESD电流;所述ESD主通路用于释放待保护电路VDD对GND的ESD电流;其特征在于:还包括寄生PNP三极管,所述寄生PNP三极管的发射极与待保护电路IO相连,基极与待保护电路VDD相连,集电极与待保护电路GND相连。
2.根据权利要求1所述的一种双二极管ESD保护电路,其特征在于,所述高端二极管,采用N阱P+二极管。
3.根据权利要求1所述的一种双二极管ESD保护电路,其特征在于,所述寄生PNP三极管,其发射极采用P+结构,基极采用N阱结构,集电极采用P衬底结构,该寄生PNP三极管的开启电压BVCEO由N阱和P衬底的反向击穿电压以及该寄生PNP三极管的电流放大倍数决定,计算公式为:
Figure FDA0002865742730000011
其中,BVCBO为寄生PNP三极管集电极-基极反向击穿电压,即N阱与P衬底间的反向击穿电压,β为寄生PNP三极管电流放大倍数,n为制造电路的半导体材料决定的常数,BVCBO和β的计算公式分别为:
Figure FDA0002865742730000012
Figure FDA0002865742730000013
其中,Ecrit为雪崩击穿临界电场,ND为半导体掺杂浓度,即N阱和P衬底浓度,WE和NE分别表示P+的宽度和浓度,WB表示P+到P衬底的距离,NB表示N阱的浓度,ni为本征半导体浓度。
4.根据权利要求3所述的一种双二极管ESD保护电路,其特征在于,所述寄生PNP三极管,导通电阻由其电流放大倍数β以及集电极宽度即N阱到P衬底电极的距离决定。
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