CN110208750B - 一种基于多核dsp的脉冲压缩处理方法及装置 - Google Patents
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Abstract
本发明提出一种基于多核DSP的脉冲压缩处理方法及装置，用序列乘法代替FFTSHIFT/IFFTSHIFT。在进行FFT/IFFT变换之前，根据输入信号a[n]的长度，构建一个特殊的序列g[n]。将a[n]和g[n]进行相乘运算，再做相对应的FFT/IFFT处理，可以等效于完成了FFTSHIFT/IFFTSHIFT。本发明提出的这种脉冲压缩方法，可以有效地节省了处理资源，并且处理耗时优于传统脉冲压缩方法。
Description
技术领域
本发明涉及信号处理领域，尤其涉及一种基于多核DSP的脉冲压缩处理方法及装置。
背景技术
在雷达信号处理过程中，脉冲压缩是一种有效的同时改善雷达的作用距离和距离分辨率的手段。简单来说就是在发射端雷达发射大时宽带宽积的雷达信号；随后，在接收端经过“压缩”处理后变为窄脉冲。实施脉冲压缩的方式利用匹配滤波器，将雷达回波信号经过最佳匹配滤波器滤波后，输出信噪比达到最大值的信号，即为所需要的窄脉冲信号。根据傅里叶变换基本性质，时域中两两卷积的信号，转换到频域中是对应频谱的相乘。故脉冲压缩的一般处理方式是将雷达回波信号经过快速傅里叶变换(FFT:Fast FourierTransform)，转换到频域。随后在频域内相乘一个回波参考信号的FFT变换形式。再通过快速逆傅里叶变换(IFFT:Inverse Fast Fourier Transform)，输出到时域成为我们所需要的窄脉冲信号。
脉冲压缩的处理过程涉及到大量的FFT和IFFT运算。由于离散信号的离散傅里叶变换(DFT:Discrete Fourier Transform)是一个周期为2π的周期函数。但经过FFT运算之后，单周期内频域数据的坐标原点不在中心，而是在最左端，即单周期时频域数据的横坐标系为[0,2π)。为了方便后续处理，需要将频域的零频分量搬移到频谱中心，即单周期时频域数据的横坐标系为[-π,π)。FFTSHIFT(FFT变换后频域数据搬移)就是对频域数据进行搬移，即数据重排，将频域的零频分量搬移到频谱中心，即将横坐标系从[0,2π)变为[-π,π)。具体采用方法是对序列进行长度为
(
表示向下取整)，方向为向右、正向的循环移位(N为序列长度)。经过FFTSHIFT频域数据重排之后，若要进行IFFT处理变换回时域信号时，需要对变换后的时域信号进行重排，即IFFTSHIFT(IFFT变换后时域数据搬移)处理。IFFTSHIFT处理是FFTSHIFT的逆变换。实施方式是对序列进行长度为
(
表示向下取整)，方向为向左、负向的循环移位(N为序列长度)。
雷达信号处理模块主要由DSP组成。运用DSP完成脉冲压缩，当进行FFT、IFFT和乘加运算时，DSP特有的乘加器(MAU:Multiply Add Unit)能高效地完成上述运算。常规在DSP中处理脉冲压缩的方式如图1所示，FFT和IFFT之后，分别经过了FFTSHIFT和IFFTSHIFT数据搬移。当输入雷达回波信号序列长度为偶数时，FFTSHIFT和IFFTSHIFT是等效的。FFTSHIFT在DSP中具体实施方式如图2所示。DSP需要在核内局部存储空间、或共享存储空间、或者外部DDR3中开辟一块区域存储FFTSHIFT数据搬移的结果。然后，启用EDMA外设的两个通道分别进行数据转移，把序列的前半部分和后半部分分别转移到指定偏移的位置。
但当运行FFTSHIFT/IFFTSHIFT这类数据重排操作时。有两种处理方式：DSP核直接完成和运用EDMA(Enhanced Direct Memory Access:增强型直接存储访问)外设进行数据搬移。运用核处理数据搬移，需要在核内的宝贵的存储空间中新开辟一块区域存放重排后的数据，而且，DSP核处理数据移动的效率不高。若用EDMA进行数据搬移，处理速率和效率非常高，不需要占用DSP核的运算资源，但是需要消耗外设的资源。
发明内容
为了克服上述现有技术的不足，本发明的目的是提供一种基于多核DSP的脉冲压缩处理方法及装置，通过本发明的脉冲压缩处理方法有效地节省了处理资源，并且处理耗时优于传统脉冲压缩方法。
本发明提供了一种基于多核DSP的脉冲压缩处理方法，所述方法包括如下步骤：
S1，对长度为L的雷达回波信号a[n]进行预处理，获取预处理后的雷达回波信号b[n]；
S2，构建第一序列g[n]，基于第一序列g[n]以及所述信号b[n],经过FFT变换和IFFT变换后，从而得到脉冲压缩处理后的时域信号。
优选的，所述对长度为L的雷达回波信号a[n]进行预处理，获取预处理后的雷达回波信号b[n]，具体为，
当L为偶数时，预处理后的信号b[n]不用做修改，即：
b[n]＝a[n]；
当L为奇数时，将雷达回波信号a[n]后半部分补充长度为L的零序列，即：
优选的，所述构建第一序列g[n]，基于第一序列g[n]以及所述信号b[n],经过FFT变换和IFFT变换后，从而得到脉冲压缩处理后的时域信号，具体为，
S2.1，构建所述第一序列g[n]的表达式具体为：
当L为偶数时，g[n]＝1,-1,1,-1,1,-1,……,1,-1；n∈[0,L-1]；
数学解析表达式为：g[n]＝cos(πn)；n∈[0,L-1]
当L为奇数时，g[n]＝1,-1,1,-1,1,-1,……,1,-1；n∈[0,2L-1]；
数学解析表达式为：g[n]＝cos(πn)；n∈[0,2L-1]；
S2.2，经过预处理后的信号b[n]与构建的序列g[n]相乘，令b[n]和g[n]的长度均为N，得到序列c[n]，
c[n]＝b[n]·g[n]；n∈[0，N-1]；
S2.3，对序列c[n]作FFT变换，得到序列d[n]，
S2.4，设置参考信号h[n]，序列d[n]与h[n]相乘后做匹配滤波后得到脉冲压缩频域内信号e[n]，
e[n]＝d[n]·h[n]；n∈[0，N-1]，
其中，参考信号h[n]与序列d[n]长度设置相同，都为N；
S2.5，对频域序列信号e[n]与序列g[n]相乘后得到f[n]，
f[n]＝e[n]·g[n]；n∈[0，N-1]；
S2.6，对f[n]做IFFT变换，得到脉冲压缩后的时域信号s[n]，
根据本发明的一实施例，本发明还提供了一种基于多核DSP的脉冲压缩处理装置，其特征在于，所述装置包括接收模块、DSP处理器，所述DSP处理器包括第一处理模块、第二处理模块，其中，
所述接收模块，用于接收雷达回波信号；
所述第一处理模块，用于对长度为L的雷达回波信号a[n]进行预处理，获取预处理后的雷达回波信号b[n]；
所述第二处理模块，用于构建第一序列g[n]，基于第一序列g[n]以及所述信号b[n],经过FFT变换和IFFT变换后，从而得到脉冲压缩处理后的时域信号。
优选的，所述第一处理模块具体用于，对所述对长度为L的雷达回波信号a[n]进行预处理时，获取预处理后的雷达回波信号b[n]，
当L为偶数时，预处理后的信号b[n]不用做修改，即：
b[n]＝a[n]；
当L为奇数时，将雷达回波信号a[n]后半部分补充长度为L的零序列，即：
优选的，所述第二处理模块用于构建第一序列g[n]，基于第一序列g[n]以及所述信号b[n],经过FFT变换和IFFT变换后，从而得到脉冲压缩处理后的时域信号，具体为，
S2.1，构建所述第一序列g[n]的表达式具体为：
当L为偶数时，g[n]＝1,-1,1,-1,1,-1,……,1,-1；n∈[0,L-1]；
数学解析表达式为：g[n]＝cos(πn)；n∈[0,L-1]
当L为奇数时，g[n]＝1,-1,1,-1,1,-1,……,1,-1；n∈[0,2L-1]；
数学解析表达式为：g[n]＝cos(πn)；n∈[0,2L-1]；
S2.2，经过预处理后的信号b[n]与构建的序列g[n]相乘，令b[n]和g[n]的长度均为N，得到序列c[n]，
c[n]＝b[n]·g[n]；n∈[0，N-1]；
S2.3，对序列c[n]作FFT变换，得到序列d[n]，
S2.4，设置参考信号h[n]，序列d[n]与h[n]相乘后做匹配滤波后得到脉冲压缩频域内信号e[n]，
e[n]＝d[n]·h[n]；n∈[0，N-1]，
其中，参考信号h[n]与序列d[n]长度设置相同，都为N；
S2.5，对频域序列信号e[n]与序列g[n]相乘后得到f[n]，
f[n]＝e[n]·g[n]；n∈[0，N-1]；
S2.6，对f[n]做IFFT变换，得到脉冲压缩后的时域信号s[n]，
优选的，所述装置还包括信号处理模块，经过脉冲压缩处理后的数据传输到信号处理模块，进行后续雷达信号处理。所述的信号处理模块采用的是TMS320C6678芯片。
采用本发明的方案，用序列乘法代替FFTSHIFT/IFFTSHIFT。在进行FFT/IFFT变换之前，根据输入信号a[n]的长度，构建一个特殊的序列g[n]。将a[n]和g[n]进行相乘运算，再做相对应的FFT/IFFT处理，可以等效于完成了FFTSHIFT/IFFTSHIFT。本发明提出的脉冲压缩方法，可以有效地节省了处理资源，并且处理耗时优于传统脉冲压缩方法。
附图说明
图1为现有的DSP中脉冲压缩处理方法流程图；
图2为现有的FFTSHIFT在DSP中的脉冲压缩处理一实施例图
图3为本发明提出的基于多核DSP脉冲压缩处理方法流程图；
图4为本发明提出的基于多核DSP脉冲压缩处理方法一实施例图；
图5为本发明提出的基于多核DSP脉冲压缩处理方法一实施例图；
图6为发明提出的基于多核DSP脉冲压缩处理方法证明一实施例图
具体实施方式
以下结合附图对本发明的具体实施方式作出详细说明。
根据本发明的内容，本发明中所用到的多核DSP芯片型号是TMS320C6678。它是KeyStone架构的8核DSP处理器，每个CorePac核的频率最高为1.25GHz，提供强大的定点和浮点运算能力，同时芯片内部集成了多核导航器、SRIO、千兆以太网和EDMA等外设。TMS320C6678有8个C66x核，典型速度是1GHz，每个核配置为：32KB Level 1Data SRAM，它和DSP核运行在相同的速度上，可以被用作普通的数据存储器或数据cache；32KB Level 1Program SRAM,它和DSP核运行在相同的速度上，可以被用作普通的程序存储器或程序Cache；512KB LL2 SRAM,它的运行速度是DSP核的一半，可以被用作普通存储器或Cache，既可以存放数据也可以存放程序；所有DSP核共享4MB SL2 SRAM,它的运行速度是DSP核的一半，既可以存放数据也可以存放程序。一个64-bit 1333MTS DDR3 SDRAM接口可以支持8GB外部扩展存储器。C6678集成一个64-bit 1333MTS DDR3 SDRAM接口，可以支持8GB外部扩展存储器，既可以存放数据也可以存放程序。它的总线宽度也可以被配置成32bits或16bits。如图3所示，整个基于DSP的脉冲压缩处理硬件***由时钟模块、电源模块、DDR3、DSP和网口模块所组成。处理脉冲压缩的流程如下：C6678接收到原始雷达回波数据，经过DSP脉冲压缩处理得到脉冲压缩后的数据，再通过网口上传到上位机。网口芯片采用的是MAXIM公司的88E1111以太网物理层芯片，在DSP芯片的EMAC模块的控制下，与上位机以千兆以太网形式传输脉冲压缩后的数据。
如图4所示，本发明提供的是一种基于上述多核DSP的脉冲压缩处理方法，该方法包括了如下步骤：
S1，对长度为L的雷达回波信号a[n]进行预处理，获取预处理后的雷达回波信号b[n]；
当L为偶数时，预处理后的信号b[n]不用做修改，即：
b[n]＝a[n]；
当L为奇数时，将雷达回波信号a[n]后半部分补充长度为L的零序列，即：
S2，构建第一序列g[n]，基于第一序列g[n]以及所述信号b[n],经过FFT变换和IFFT变换后，从而得到脉冲压缩处理后的时域信号。其过程具体如下：
S2.1，构建所述第一序列g[n]的表达式具体为：
当L为偶数时，g[n]＝1,-1,1,-1,1,-1,……,1,-1；n∈[0,L-1]；
数学解析式为：g[n]＝cos(πn)；n∈[0,L-1]
当L为奇数时，g[n]＝1,-1,1,-1,1,-1,……,1,-1；n∈[0,2L-1]；
其数学解析表达式为：g[n]＝cos(πn)；n∈[0,2L-1]；
S2.2，经过预处理后的信号b[n]与构建的序列g[n]相乘，令b[n]和g[n]的长度均为N，得到序列c[n]，
c[n]＝b[n]·g[n]；n∈[0，N-1]；
S2.3，对序列c[n]作FFT变换，得到序列d[n]，
S2.4，设置参考信号h[n]，序列d[n]与h[n]相乘后做匹配滤波后得到脉冲压缩频域内信号e[n]，
e[n]＝d[n]·h[n]；n∈[0，N-1]，
其中，参考信号h[n]与序列d[n]长度设置相同，都为N；
S2.5，对频域序列信号e[n]与序列g[n]相乘后得到f[n]，
f[n]＝e[n]·g[n]；n∈[0，N-1]；
S2.6，对f[n]做IFFT变换，得到脉冲压缩后的时域信号s[n]，
本发明的核心部分是利用序列与信号相乘来代替FFTSHIFT和IFFTSHIFT。当序列长度为偶数时，FFTSHIFT和IFFTSHIFT是等效的。同时，基于傅里叶变换的时域-频域对偶性。故只用证明本发明提出的序列相乘方法与传统的FFTSHIFT所达到的效果在数学理论上是等效的。整个证明过程如下：
假设输入信号序列为s[n]，其中序列长度N为偶数。其FFT变换序列为频域序列S(ejω)。
序列x[n]，其序列长度为N。序列x[n]的具体表达式如下：
x[n]＝1,-1,1,-1,1,-1,……,1,-1；x∈[0,N-1]
FFTSHIFT等效处理步骤如下：
步骤1：对信号序列s[n]和x[n]做时域点乘运算。结果为s1[n]。其中，s1[n]的具体表达式为：
s1[n]＝s[n]·x[n]；n∈[0，N-1]
步骤2：对信号序列s1[n]做FFT变换，得到频域信号S1(ejω)。其数学表达式为：
最终得到的频域信号S1(ejω)的频谱得到搬移。由最初横坐标系为[0,2π)变为[-π,π)。频域直流分量在整个频谱的中心。等效于S(ejω)，进行FFTSHIFT频谱搬移处理，得出的最终频域序列G(ejω)。
现证明结果如下：
证明G(ejω)和S1(ejω)是相同的信号。即S1(ejω)＝G(ejω)
由于经过DFT变换的频域信号是周期为2π的周期函数。所以，证明转化为在区间[-π,π)内，证明S1(ejω)＝G(ejω)。
证明步骤1：令信号x1[n]＝1,-1,1,-1,……，该序列为无限长序列。可知信号x1[n]是x[n]在整个坐标系上的延拓。其数学表达式为：
x1[n]＝cos(πn),n∈(-∞,+∞)
分析步骤1中的信号s1[n]，可知：
s1[n]＝s[n]·x[n]
＝s[n]·x1[n]
证明步骤2：令s1[n]、s[n]和x1[n]的傅里叶变换信号分别为：S1(ejω)、S(ejω)和X1(ejω)。其中，X1(ejω)数学表达式为：
其中，l表示从-∞到+∞的整数，δ表示单位冲激响应函数。
根据傅里叶变换基本性质：时域相乘的两个信号，经过傅里叶变换后，频域变换信号满足在单周期内2π卷积关系。即：
S1(ejω)＝S(ejω)*X1(ejω)；ω∈[-π,π)
＝S(ejω)*[2πδ(ω-π)]；ω∈[-π,π)
＝S(ej(ω-π))；ω∈[0,2π)
可知把S(ejω)频谱向右平移π得出S1(ejω)的频谱。即：S1(ejω)在区间[-π,0)的频谱与S(ejω)在区间[-2π,-π)频谱一致；S1(ejω)在区间[0,π)的频谱与S(ejω)在区间[-π,0)频谱一致。如图5所示。
根据离散信号的DFT变换是一个周期为2π的周期函数的性质。可以得出：S1(ejω)在区间[-π,0)的频谱与S(ejω)在区间[0,π)频谱一致；S1(ejω)在区间[0,π)的频谱与S(ejω)在区间[-π,0)的频谱一致。
证明步骤3：当N为偶数的时候，FFTSHIFT是对序列进行长度为N/2，方向为向右正向的循环移位(N为序列长度)。相当于把序列的前半部分按照原始顺序放在序列后半部分的位置，并且把序列的后半部分按照原始顺序放在序列的前半部分的位置。对频域序列S(ejω)进行FFTSHIFT得出的频域信号G(ejω)同S1(ejω)一致。故证明了S1(ejω)和G(ejω)是同一信号。如图6所示。
本发明还提供了一种基于多核DSP的脉冲压缩处理装置，所述装置包括接收模块、DSP处理器，所述DSP处理器包括第一处理模块、第二处理模块，其中，
所述接收模块，用于接收雷达回波信号；
所述第一处理模块，用于对长度为L的雷达回波信号a[n]进行预处理，获取预处理后的雷达回波信号b[n]；
当L为偶数时，预处理后的信号b[n]不用做修改，即：
b[n]＝a[n]；
当L为奇数时，将雷达回波信号a[n]后半部分补充长度为L的零序列，即：
所述第二处理模块，用于构建第一序列g[n]，基于第一序列g[n]以及所述信号b[n],经过FFT变换和IFFT变换后，从而得到脉冲压缩处理后的时域信号。具体为，
S2.1，构建所述第一序列g[n]的表达式具体为：
当L为偶数时，g[n]＝1,-1,1,-1,1,-1,……,1,-1；n∈[0,L-1]；
数学解析表达式为：g[n]＝cos(πn)；n∈[0,L-1]
当L为奇数时，g[n]＝1,-1,1,-1,1,-1,……,1,-1；n∈[0,2L-1]；
数学解析表达式为：g[n]＝cos(πn)；n∈[0,2L-1]；
S2.2，经过预处理后的信号b[n]与构建的序列g[n]相乘，令b[n]和g[n]的长度均为N，得到序列c[n]，
c[n]＝b[n]·g[n]；n∈[0，N-1]；
S2.3，对序列c[n]作FFT变换，得到序列d[n]，
S2.4，设置参考信号h[n]，序列d[n]与h[n]相乘后做匹配滤波后得到脉冲压缩频域内信号e[n]，
e[n]＝d[n]·h[n]；n∈[0，N-1]，
其中，参考信号h[n]与序列d[n]长度设置相同，都为N；
S2.5，对频域序列信号e[n]与序列g[n]相乘后得到f[n]，
f[n]＝e[n]·g[n]；n∈[0，N-1]；
S2.6，对f[n]做IFFT变换，得到脉冲压缩后的时域信号s[n]，
所述装置还包括信号处理模块，经过脉冲压缩处理后的数据传输到信号处理模块，进行后续雷达信号处理。所述的信号处理模块采用的是TI公司的TMS320C6678芯片。
采用本发明的技术方案，用序列乘法代替FFTSHIFT/IFFTSHIFT。在进行FFT/IFFT变换之前，根据输入信号a[n]的长度，构建一个特殊的序列g[n]。将a[n]和g[n]进行相乘运算，再做相对应的FFT/IFFT处理，可以等效于完成了FFTSHIFT/IFFTSHIFT。本发明提出的脉冲压缩方法，可以有效地节省了处理资源，并且处理耗时优于传统脉冲压缩方法。
采用本发明提出的fftshift技术方案在运算速度方面优于传统的基于数据搬移的fftshift技术方案。实际测试时选用TMS320C6678芯片，DSP核的主频运行在1Ghz。将做fftshift变换的数据存放在DDR3中，进行一个运行时间比较。比较结果如下表所示。
表1本发明法案测时结果
表2传统方法测时结果
通过上面表1和表2的测试显示结果表明，本发明提出的方法可以提高运算速度。
最后应说明的是，以上实施方式仅用以说明本发明实施例的技术方案而非限制，尽管参照以上较佳实施方式对本发明实施例进行了详细说明，本领域的普通技术人员应当理解，可以对本发明实施例的技术方案进行修改或等同替换都不应脱离本发明实施例的技术方案的精神和范围。
Claims (5)
1.一种基于多核DSP的脉冲压缩处理方法，其特征在于，所述方法包括如下步骤：
S1，对长度为L的雷达回波信号a[n]进行预处理，获取预处理后的雷达回波信号b[n]；
S2，构建第一序列g[n]，基于第一序列g[n]以及所述信号b[n],经过FFT变换和IFFT变换后，从而得到脉冲压缩处理后的时域信号；
所述构建第一序列g[n]，基于第一序列g[n]以及所述信号b[n],经过FFT变换和IFFT变换后，从而得到脉冲压缩处理后的时域信号，具体为，S2.1，构建所述第一序列g[n]的表达式具体为：
当L为偶数时，g[n]＝1,-1,1,-1,1,-1,……,1,-1；n∈[0,L-1]；
数学解析表达式为：g[n]＝cos(πn)；n∈[0,L-1]
当L为奇数时，g[n]＝1,-1,1,-1,1,-1,……,1,-1；n∈[0,2L-1]；
数学解析表达式为：g[n]＝cos(πn)；n∈[0,2L-1]；
S2.2，经过预处理后的信号b[n]与构建的序列g[n]相乘，令b[n]和g[n]的长度均为N，得到序列c[n]，
c[n]＝b[n]·g[n]；n∈[0，N-1]；
S2.3，对序列c[n]作FFT变换，得到序列d[n]，
S2.4，设置参考信号h[n]，序列d[n]与h[n]相乘后做匹配滤波后得到脉冲压缩频域内信号e[n]，
e[n]＝d[n]·h[n]；n∈[0，N-1]，
其中，参考信号h[n]与序列d[n]长度设置相同，都为N；
S2.5，对频域序列信号e[n]与序列g[n]相乘后得到f[n]，
f[n]＝e[n]·g[n]；n∈[0，N-1]；
S2.6，对f[n]做IFFT变换，得到脉冲压缩后的时域信号s[n]，
2.根据权利要求1所述的基于多核DSP的脉冲压缩处理方法，其特征在于，所述对长度为L的雷达回波信号a[n]进行预处理，获取预处理后的雷达回波信号b[n]，具体为，
当L为偶数时，预处理后的信号b[n]不用做修改，即：
b[n]＝a[n]；
当L为奇数时，将雷达回波信号a[n]后半部分补充长度为L的零序列，即：
3.一种基于多核DSP的脉冲压缩处理装置，其特征在于，所述装置包括接收模块、DSP处理器，所述DSP处理器包括第一处理模块、第二处理模块，其中，
所述接收模块，用于接收雷达回波信号；
所述第一处理模块，用于对长度为L的雷达回波信号a[n]进行预处理，获取预处理后的雷达回波信号b[n]；
所述第二处理模块，用于构建第一序列g[n]，基于第一序列g[n]以及所述信号b[n],经过FFT变换和IFFT变换后，从而得到脉冲压缩处理后的时域信号；
所述第二处理模块用于构建第一序列g[n]，基于第一序列g[n]以及所述信号b[n],经过FFT变换和IFFT变换后，从而得到脉冲压缩处理后的时域信号，具体为，S2.1，构建所述第一序列g[n]的表达式具体为：
当L为偶数时，g[n]＝1,-1,1,-1,1,-1,……,1,-1；n∈[0,L-1]；
数学解析表达式为：g[n]＝cos(πn)；n∈[0,L-1]
当L为奇数时，g[n]＝1,-1,1,-1,1,-1,……,1,-1；n∈[0,2L-1]；
数学解析表达式为：g[n]＝cos(πn)；n∈[0,2L-1]；
S2.2，经过预处理后的信号b[n]与构建的序列g[n]相乘，令b[n]和g[n]的长度均为N，得到序列c[n]，
c[n]＝b[n]·g[n]；n∈[0，N-1]；
S2.3，对序列c[n]作FFT变换，得到序列d[n]，
S2.4，设置参考信号h[n]，序列d[n]与h[n]相乘后做匹配滤波后得到脉冲压缩频域内信号e[n]，
e[n]＝d[n]·h[n]；n∈[0，N-1]，
其中，参考信号h[n]与序列d[n]长度设置相同，都为N；
S2.5，对频域序列信号e[n]与序列g[n]相乘后得到f[n]，
f[n]＝e[n]·g[n]；n∈[0，N-1]；
S2.6，对f[n]做IFFT变换，得到脉冲压缩后的时域信号s[n]，
4.根据权利要求3所述的脉冲压缩处理装置，其特征在于，所述第一处理模块具体用于，对所述对长度为L的雷达回波信号a[n]进行预处理时，获取预处理后的雷达回波信号b[n]，
当L为偶数时，预处理后的信号b[n]不用做修改，即：
b[n]＝a[n]；
当L为奇数时，将雷达回波信号a[n]后半部分补充长度为L的零序列，即：
5.根据权利要求4所述的脉冲压缩处理装置，其特征在于，所述装置还包括信号处理模块，经过脉冲压缩处理后的数据传输到信号处理模块，进行后续雷达信号处理，所述的信号处理模块采用的是TMS320C6678芯片。
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