CN110196726A - 一种基于cpu+cpld实现fpga程序远程升级加载的方法 - Google Patents
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Abstract
一种基于CPU+CPLD实现FPGA程序远程升级加载的方法,通过CPU控制代码更新,当FPGA加载失败后,CPU还能重新启动代码更新流程,实现第2次重复加载操作,电路简单,可靠,不升级时上电加载速度快,且不占用CPU资源。该方法解决了一般FPGA的在线升级加载方式使用PS模式或者GPIO模拟JTAG模式,需要占用CPU的资源,且加载速度慢,导致很多设备开机耗时久等缺点。
Description
技术领域
本发明其目的就在于提供一种基于CPU+CPLD实现FPGA程序远程升级加载的方法。
背景技术
FPGA是一种电路逻辑器件,同时具有静态可重复编程和在线动态重构特性,这种电路功能表现为硬件,但是却可以像软件一样通过编程的方式来修改,大大提高了电子***的通用性和设计灵活性。FPGA的特性使得它在电路***中广泛使用。
现有的FPGA逻辑代码下载方式主要有4种:第一种是使用FPGA厂家提供的烧写器通过联合测试行动组(JTAG,Joint Test Action Group),将逻辑代码下载到存储器中,每次上电时存储器将逻辑代码加载到FPGA中去;第二种方式是PC将逻辑代码通过以太网传输给CPU,CPU模拟JTAG接口将逻辑代码下载到存储器中,每次上电时存储器将逻辑代码加载到FPGA中,第三种是CPU通过CPLD模拟PS串行比特流进行加载,第四种是FPGA直接外挂基于SPI的Flash2进行AS加载。
上述下载方式的缺点是:(1)第一种和第四种下载方式不能实现远程升级,需要配套的烧写器,并将其插到板上JTAG接插件上,适合调试和批量生产前下载代码,但对于一件组装完成的产品进行测试或者升级代码版本,开盖拆开产品或者使用调试用的下载设备都是广受工程人员诟病的,因为这样面临着时间风险和保密风险,后期运维成本高;(2)第二种和第三种下载方式均可以实现FPGA的远程更新,但通过CPU模拟JTAG接口方式下载速率太慢,一个16MByte字节的文件基本都需要10分钟以上,且耗费大量时间并且增加了下载出错的概率,每次重启设备,均需要再次耗费相同时间重下载,导致设备启动慢等缺点。
因此,目前业界迫切需要一种更加方便快捷的FPGA逻辑代码下载方式,在时间、成本和灵活性上取得优势。
发明内容
本发明其目的就在于提供一种基于CPU+CPLD实现FPGA程序远程升级加载的方法以解决上述背景所述问题,用于对组装完成的***产品进行测试或者升级代码版本,能够有效缩短下载时间,提高批量生产效率,产品出货后用于现场,也方便后期的FPGA版本远程升级,运维成本低。
为实现上述目的而采取的技术方案是,一种基于CPU+CPLD实现FPGA程序远程升级加载的方法,该方法包括以下步骤:
步骤1、设备的FPGA不需要升级代码,只需在设备上电时完成FPGA的程序加载,CPLD内的逻辑电路默认连通Flash2与FPGA的SPI专用加载通道,实现AS模式下的x1或者x4方式自动快速加载FPGA,此默认模式下,以Alter的FPGA为例,也可以通过FPGA的JTAG口编程器将JIC文件直接烧录到CPLD连接的Flash2中,实现JTAG方式加载;
步骤2、设备的FPGA需要升级代码,可以通过远程网口将FPGA的升级文件FpgaUpdata.bin下载到CPU外挂的CPU_Flash1储存,然后CPU通过SPI接口将指令写入到CPLD启用升级模式,CPLD内部逻辑电路将CPU的SPI接口与Flash2连通,Flash2与FPGA侧的AS_SPI总线断开,CPU直接通过cpuSPI接口将FpgaUpdata.bin解析转换下载到Flash2中存储,校验无误后,再配置CPLD寄存器通知完成了Flash2的升级,然后继续配置CPLD触发AS主动加载,加载方式重复步骤1,完成FPGA远程在线升级加载的功能。
有益效果
与现有技术相比本发明具有以下优点。
1.该方法升级不需要开盖拆开产品,远程在线更新FPGA的新代码,方便,快捷,CPU查询加载失败了,还能重复操作,重新加载,整个过程无需人工干预,不升级时,设备停电再来电,整个过程FPGA通过CPLD通道自行读取Flash2中的数据完成加载,不占用任何CPU资源,速度快,16Mbyte文件大约只需要6秒钟即完成加载,传统的方式均需要10分钟以上;
2.本发明下载方法,相比于烧写器直插的下载方式,不用拆开产品可以实现远程更新,更加方便灵活;
3.采用本发明提供的下载方法,CPU能够查询FPGA是否已成功加载,即使更新异常,CPU也能实现重复操作直至成功,并报告给网管;
4.本发明提供的下载方法,各链路间通过以太网、和SPI接口连接,线路简单,传输稳定,可以保证良好的信号质量,对于复杂***无需拆板,代码更新更加稳定灵活。
具体实施方式
以下结合附图对本发明作进一步详述。
图1为本发明FPGA重启自动加载的电路示意图;
图2为实施本发明FPGA远程更新CPLD部分逻辑的电路示意图;
图3为本发明CPLD逻辑电路实现的寄存器定义及工作流程说明。
具体实施方式
下面结合实施例及附图对本发明作进一步描述。
一种基于CPU+CPLD实现FPGA程序远程升级加载的方法,该方法包括以下步骤:
步骤1、设备的FPGA不需要升级代码,只需在设备上电时完成FPGA的程序加载,CPLD内的逻辑电路默认连通Flash2与FPGA的SPI专用加载通道,实现AS模式下的x1或者x4方式自动快速加载FPGA,此默认模式下,以Alter的FPGA为例,也可以通过FPGA的JTAG口编程器将JIC文件直接烧录到CPLD连接的Flash2中,实现JTAG方式加载;
步骤2、设备的FPGA需要升级代码,可以通过远程网口将FPGA的升级文件FpgaUpdata.bin下载到CPU外挂的CPU_Flash1储存,然后CPU通过SPI接口将指令写入到CPLD启用升级模式,CPLD内部逻辑电路将CPU的SPI接口与Flash2连通,Flash2与FPGA侧的AS_SPI总线断开,CPU直接通过cpuSPI接口将FpgaUpdata.bin解析转换下载到Flash2中存储,校验无误后,再配置CPLD寄存器通知完成了Flash2的升级,然后继续配置CPLD触发AS主动加载,加载方式重复步骤1,完成FPGA远程在线升级加载的功能。
所述CPLD的GPIO管脚多选用x4快速模式,也可选择x1模式。
所述设备上电时,FPGA加载时与CPU初始化***芯片是并行的,甚至CPU还未启动,FPGA已主动读取Flash2的数据完成了自己的加载。
所述CPLD逻辑代码支持SPI丛机驱动,两个片选cpuCS1用于访问CPLD寄存器本身,cpuCS2用于访问Flash2,CPLD逻辑寄存器如下图3所示。
所述FpgaUpdata.bin文件的生产方式为:首次通过JTAG口将FpgaAS.jic文件,用专用编程器下载到Flash2中,等FPGA顺利完成加载;CPU启动后将Flash2中的数据全部读取然后生成cpuFlash2.bin文件,下载到电脑中,使用UltraEdit工具软件比较FpgaAS.jic和cpuFlash2.bin文件的差异,找出规律,软件编写小程序jicTobin.exe软件,直接将FpgaAS.jic文件转换为FpgaUpdata.bin,然后通过CPU的网管口下载到CPU_Flash1中存放,软件就可以很好的解析FpgaUpdata.bin文件通过cpuSPI接口写入到Flash2中,存储的格式与FpgaAS.jic烧录到Flash2中的格式完全一致,这样就实现了在线升级的功能。
本发明为一种基于CPU+CPLD实现FPGA程序远程升级加载的方法,实现所述加载方法的***包括一个CPU ,一个CPLD,一个配套的FPGA的Flash2芯片,所述的CPLD需要经过预编程实现如下功能:不升级模式下设备上电,CPLD默认将FPGA与Flash2的SPI接口连通,CPLD能够在上电时延时主动复位FPGA的nConfig管脚一次,触发FPGA的AS主动获取Flash2的数据来自行加载。CPU启动完成后,也可以通过配置CPLD的寄存器,连通Flash2与cpuSPI接口,断开Flash2与FpagSPI接口,此时CPU将新的文件FpgaUpdata.bin写入到Flash2中,再配置CPLD寄存器,归位到不升级的模式下,再主动触发FPGA的nConfig管脚一次,完成FPGA的加载。
所述FPGA的加载方法包括:
步骤1,烧录好CPLD代码,再将FpgaAS.jic文件通过JTAG口烧录到FPGA中及Flash2中,FPGA成功加载后,D1发光二极管会由亮变灭,断电,再开电,等D1发光二极管由亮变灭了,证明FPGA已经自动完成了加载,此时就能保证Flash2中的数据正确性。
步骤2,通过CPU读取Flash2中的所有数据并存储在CPU_Flash1中,文件命名为cpuFlash2.bin,下载cpuFlash2.bin到电脑与FpgaAS.jic文件通过UltraEdit工具软件进行对比找规律,写个小软件jicTobin.exe,将FpgaAS.jic转成FpgaUpdata.bin,后期CPU就能直接将FpgaUpdata.bin文件写入到Flash2中储存,格式与FpgaAS.jic通过JTAG烧录到Flash2中的数据格式完全一致。
步骤3,设备后期不升级,每次开电后,FPGA会自动获取Flash2中的数据完成自生的加载,软件也可以配置CPLD寄存器完成FPGA触发加载。
步骤4,设备后期需要升级,可以通过CPU的网管口将新制作的FpgaUpdata.bin文件传输到CPU_Flash1中,CPU收到升级指令后,再配置CPLD的寄存器完成Flash2的擦除,更新数据操作,再配置CPLD寄存器归位到Flash2不升级模式下,触发Bit3进行加载,CPU还能查询Bit1确保FPGA已经成功加载,提高了***的可靠性。
本发明的具体实施以含有FPGA的***为例,来详细说明本发明的加载方法,其中,FPGA以Alter公司的FPGA芯片为例,硬件链路如图1、2所示,CPLD已经通过自己的JTAG下载了CPLD逻辑代码。
图3为CPLD逻辑内定义的控制寄存器含义,0x16地址仅为举例说明,从寄存器看,默认值Bit6=0,即不升级模式,此时CPLD内部逻辑启用图1模式,即FPGA的AS加载接口与Flash2的SPI接口直接连接,Flash2的接口与cpuSPI接口为高阻状态,不导通。此时就能通过编程器连接FPGA的Jtag座子,将FpgaAS.jic文件烧录到FPGA以及Flash2中,发光二极管D1会由亮变灭,证明FPGA已经成功加载了。重启设备电源,发现6秒钟后,D1灯再次由亮变灭,证明FPGA自动通过AS方式获取了Flash2中的数据进行了加载。注意:CPLD代码中需要支持上电延时nConfig管脚信号一次,以确保每次重新上电,FPGA能够顺利主动读取Flash2中的数据完成自身的加载,等CPU启动完成后,CPU还能通过cpuSPI接口,选通cpuCS1片选,配置CPLD的寄存器0x16的Bit3,写0操作;此时CPLD逻辑侦测到变化,延时0.6s后自动清除将Bit3重新置1,这就触发了FPGA又重新从Flash2中读取数据重新加载自己本身,耗时也约为6秒钟。
FPGA不升级时,每次重启设备,FPGA通过CPLD连通的Flash2来快速加载自身,不占用CPU的任何资源,16MByte尺寸文件加载时间约6s钟,传统的加载方式需要10分钟以上,加速了设备启动时间。
FPGA需要升级时,首先需要制作CPU软件可识别的升级文件FpgaUpdata.bin,方法是:FPGA软件编译生成的xxx.sof文件,再用FPGA软件转换为FLash2对应型号的FpgaAS.jic,首次通过JTAG编程工具将FpgaAS.jic文件烧录到FPGA及Flash2中,成功后,重启设备,D1发光二极管由亮约6s钟变灭,表明FPGA再次被成功加载了,通过CPU配置CPLD寄存器,将0x16的Bit6置1,让Flash2处于升级模式(可读可擦除),读取Flash2全部的数据并下载到电脑,命名为cpuFlash2.bin,通过UltraEdit工具软件比较FpgaAS.jic和cpuFlash2.bin文件的差异,找出规律,软件编写小程序jicTobin.exe软件,直接将FpgaAS.jic文件转换为FpgaUpdata.bin(FpgaUpdata.bin应该与cpuFlash2.bin很相似),通过CPU的网管以太网口下载生成的FpgaUpdata.bin到CPU_Flash1,然后配置CPLD寄存器将Bit6置1,让Flash2处于升级模式,再切换cpuSPI通道选cpuCS2连通FlashCS,cpuCLK连通FlashCLK,cpuMOSI连通FlashMOSI,FlashMISO连通cpuMISO,CPU将FpgaUpdata.bin文件解析后写入Flash2中,这样Flash2中储存的数据格式与JTAG烧录FpgaAS.jic到Flash2的数据格式完全一致。完成后,CPU切换片选为cpuCS1,配置CPLD寄存器将Bit6置0,CPLD逻辑自动将Flash2的通道连接到FPGA,断开与CPU方向的通道,CPU再配置CPLD寄存器,将Bit3置0,触发FPGA再次获取外部的FLash2数据到重新加载自身。设备后面的工作流程如同FPGA非升级模式下的加载。
本发明方法用于对组装完成的***产品进行测试或者升级代码版本,能够有效缩短下载时间,提高批量生产效率,产品出货后用于现场,也方便后期的FPGA版本远程升级,且几乎无运维成本。
Claims (5)
1.一种基于CPU+CPLD实现FPGA程序远程升级加载的方法,其特征在于,该方法包括以下步骤:
步骤1、设备的FPGA不需要升级代码,只需在设备上电时完成FPGA的程序加载,CPLD内的逻辑电路默认连通Flash2与FPGA的SPI专用加载通道,实现AS模式下的x1或者x4方式自动快速加载FPGA,此默认模式下,以Alter的FPGA为例,也可以通过FPGA的JTAG口编程器将JIC文件直接烧录到CPLD连接的Flash2中,实现JTAG方式加载;
步骤2、设备的FPGA需要升级代码,可以通过远程网口将FPGA的升级文件FpgaUpdata.bin下载到CPU外挂的CPU_Flash1储存,然后CPU通过SPI接口将指令写入到CPLD启用升级模式,CPLD内部逻辑电路将CPU的SPI接口与Flash2连通,Flash2与FPGA侧的AS_SPI总线断开,CPU直接通过cpuSPI接口将FpgaUpdata.bin解析转换下载到Flash2中存储,校验无误后,再配置CPLD寄存器通知完成了Flash2的升级,然后继续配置CPLD触发AS主动加载,加载方式重复步骤1,完成FPGA远程在线升级加载的功能。
2.根据权利要求1所述的一种基于CPU+CPLD实现FPGA程序远程升级加载的方法,所述CPLD的GPIO管脚多选用x4快速模式,也可选择x1模式。
3.根据权利要求1所述的一种基于CPU+CPLD实现FPGA程序远程升级加载的方法,所述设备上电时,FPGA加载时与CPU初始化***芯片是并行的,甚至CPU还未启动,FPGA已主动读取Flash2的数据完成了自己的加载。
4.根据权利要求1所述的一种基于CPU+CPLD实现FPGA程序远程升级加载的方法,所述CPLD逻辑代码支持SPI丛机驱动,两个片选cpuCS1用于访问CPLD寄存器本身,cpuCS2用于访问Flash2。
5.根据权利要求1所述的一种基于CPU+CPLD实现FPGA程序远程升级加载的方法,所述FpgaUpdata.bin文件的生产方式为:首次通过JTAG口将FpgaAS.jic文件,用专用编程器下载到Flash2中,等FPGA顺利完成加载;CPU启动后将Flash2中的数据全部读取然后生成cpuFlash2.bin文件,下载到电脑中,使用UltraEdit工具软件比较FpgaAS.jic和cpuFlash2.bin文件的差异,找出规律,软件编写小程序jicTobin.exe软件,直接将FpgaAS.jic文件转换为FpgaUpdata.bin,然后通过CPU的网管口下载到CPU_Flash1中存放,软件就可以很好的解析FpgaUpdata.bin文件通过cpuSPI接口写入到Flash2中,存储的格式与FpgaAS.jic烧录到Flash2中的格式完全一致,这样就实现了在线升级的功能。
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