CN110168730B - 形成在凹陷衬底上的***栅极闪存单元 - Google Patents

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Abstract

公开了一种包括非易失性存储器(NVM)单元的半导体器件及其制造方法。该半导体器件包括形成在衬底的逻辑区域上的金属栅极逻辑晶体管，以及集成地形成在相同衬底的存储器区域中的第一凹槽中的NVM单元，其中，第一凹槽相对于逻辑区域中的衬底的第一表面凹陷。通常，金属栅极逻辑晶体管还包括在逻辑区域中的衬底的第一表面上方并且基本平行于该第一表面的平面化表的面，并且NVM单元被布置成低于金属栅极的平面化的表面的高度。在一些实施例中，逻辑晶体管是具有包括金属栅极和高k栅极电介质的栅极结构的高k金属栅极(HKMG)逻辑晶体管。还公开了其它实施例。

Description

形成在凹陷衬底上的***栅极闪存单元
相关应用的交叉引用
本申请是于2017年3月29日递交的第15/473,372号美国专利申请的国际申请，其根据35U.S.C.119(e)要求于2016年12月13日递交的序列号为第62/433,556号美国临时专利申请的优先权的权益，以上所有专利申请内容以其整体通过引用并入本文。
技术领域
本公开总体上涉及包括形成在凹陷衬底上的非易失性存储器单元的改进的半导体器件以及用于制造这种半导体器件的方法。
背景
***栅极(split-gate)单元是一种闪存或非易失性存储器(NVM)单元，其中选择栅极被放置成邻近存储器栅极，在基于热载流子(hot-carrier)的编程操作期间提供较低的电流。在***栅极单元的编程期间，选择栅极被偏置在相对低的电压处，并且只有存储器栅极被偏置在高电压处，以提供热载流子注入所需的垂直电场。由于载流子的加速主要发生在选择栅极下方的沟道区域中，所以与传统存储器单元相比，该区域上方的选择栅极上的相对低的电压导致在水平方向上更有效的载流子加速。这使得热载流子注入更有效，在编程操作期间具有更低的电流和更低的功耗。可以使用热载流子注入之外的技术来对***栅极单元进行编程，并且根据该技术，在编程操作期间，相对于传统的NVM存储器单元的任何优势可以变化。
快速读取时间是***栅极单元的另一个优点。因为选择栅极与存储器栅极串联，所以存储器栅极的擦除状态可以接近或处于耗尽模式(即，阈值电压Vt小于零伏)。即使当擦除的存储器栅极处于这种耗尽模式时，处于关断状态(off state)的选择栅极也阻止沟道传导大量电流。当擦除状态的阈值电压等于或低于零时，编程状态的阈值电压不需要非常高，同时仍然在擦除状态和编程状态之间提供合理的读取裕量(read margin)。在读取操作中施加到选择栅极和存储器栅极的所得电压(resulting voltages)小于或等于电源电压。因此，不必将电源电压泵送到更高的电平使得读取操作更快。
将多个逻辑器件或晶体管单片地集成在与存储器单元相同的衬底上以提供改进的效率、安全性、功能性、和可靠性变得越来越普遍。然而，将逻辑器件与***栅极单元一起集成在同一衬底上是具有挑战性的，因为每一个都需要不同的制造参数。
例如，期望包括具有嵌入式NVM存储器的半导体器件的一种类型的逻辑器件采用金属栅极逻辑晶体管作为逻辑器件。根据一些方法，使用栅极替换工艺制造金属栅极逻辑晶体管，该工艺包括一个或更多个化学机械抛光(CMP)步骤，其中层间电介质被平面化以暴露牺牲栅极(sacrificial gate)，然后用金属栅极替换牺牲栅极，使用CMP工艺来再次平面化该金属栅极。然而，由于最新一代的金属栅极逻辑晶体管的栅极高度限制在28纳米及以上的几何形状，不可能在单个衬底上与逻辑晶体管集成地形成闪存单元，因为闪存单元器件的更高栅极在涉及形成金属栅极的CMP过程期间会被损坏。
因此，需要一种在同一衬底上集成***栅极闪存单元和金属栅极逻辑晶体管的半导体器件，以及用于制造这种具有改进的性能、成本、和可制造性的半导体器件的方法。
概述
提供了一种半导体器件及其制造方法。根据实施例，公开了包括非易失性存储器(NVM)单元的半导体器件及其制造方法。该半导体器件包括形成在衬底的逻辑区域中的金属栅极逻辑晶体管，以及集成地形成在同一衬底的存储器区域中的第一凹槽中的NVM单元，其中，第一凹槽相对于逻辑区域中的衬底的第一表面凹陷。通常，逻辑晶体管包括金属栅极，该金属栅极包括在逻辑区域中的衬底的第一表面上方并且基本平行于该第一表面的平面化的表面，并且NVM单元被布置成低于金属栅极的平面化的表面的高度。
根据一个实施例，NVM单元包括选择栅极和存储器栅极，并且选择栅极和存储器栅极的顶表面低于逻辑区域中的金属栅极的平面化的表面的高度。选择栅极和存储器栅极的顶表面中的至少一个可以包括硅化物。
根据其他实施例，半导体器件包括在第一凹槽中的第二凹槽中形成的选择栅极，第二凹槽相对于逻辑区域中的衬底的第一表面具有大于第一凹槽的第一深度的第二深度。可选地，存储器栅极包括被凹陷到第二深度的源极结(source junction)。
本发明的另外的特征和优点以及本发明的各种实施例的结构和操作在下文参照附图进行了详细描述。应当注意的是，本发明不限于本文中描述的特定实施方案。本文中介绍的这样的实施例只是用于例证的目的。基于本文中包含的教导，另外的实施例对于相关领域的技术人员将变得明显。
附图简述
现在将参考所附示意图仅以示例的方式描述本发明的实施例，其中相对应的参考符号指示相对应的部分。此外，被并入本文且形成说明书的一部分的附图示出了本发明的实施例，并连同描述一起进一步地用来解释本发明的原理，并使得相关领域的技术人员能够开发并使用本发明。
图1描绘了根据各种实施例的存储器单元的横截面。
图2是根据各种实施例的存储器阵列中的存储器单元的电路图。
图3描绘了根据各种实施例的半导体器件的横截面。
图4是根据各种实施例的存储器器件的功能框图。
图5A-图5E描绘了根据本公开的各种实施例的半导体器件的包括形成在衬底中的凹槽中的HKMG逻辑晶体管和存储器单元区域的横截面。
图6A-图6B是根据各种实施例描绘制造半导体器件的方法的流程图。
图7A-图7N描绘了根据图6A-图6B的制造方法半导体器件在其制造过程期间的不同点处的横截面。
本发明的实施例的特征和优点从下文结合附图所阐述的详细描述中将变得更明显。在附图中，类似的参考数字一般指示相同的、功能上类似的，和/或结构上类似的元素。
详细描述
本说明书公开了结合了本发明的特征的一个或更多个实施例。所公开的实施例仅仅举例证明本发明。本发明的范围不限制于所公开的实施例。本发明由本文所附的权利要求限定。
所描述的实施例和说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用指示所描述的实施例可包括特定特征、结构、或特性，但可能不是每个实施例都必须包括特定特征、结构、或特性。而且，这样的词组并不必然地指相同的实施例。另外，当结合实施例描述特定的特征、结构、或特性时，应当理解的是无论是否明确地描述，结合其他实施例实施这样的特征、结构、或特性均在本领域技术人员的知识内。
在更详细地描述各种实施例之前，将给出关于在整个描述中可以使用的某些术语的进一步解释。
术语“蚀刻(etch)”或“蚀刻(etching)”在本文中用来概括性描述图案化材料的制造工艺，使得蚀刻完成后至少一部分材料保留下来。例如，应当理解的是，蚀刻硅的工艺涉及在硅上方图案化掩模层(例如，光刻胶或硬掩模)，且然后去除不再受掩模层保护的硅区域的步骤。这样，在蚀刻工艺完成后，被掩模保护的硅区域将保留在后面。然而，在另一示例中，蚀刻也可以指不使用掩模的工艺，但是在蚀刻工艺完成后仍然在后面留下至少一部分材料。
以上描述用于区分术语“蚀刻”和“去除(removing)”。当蚀刻材料时，在工艺完成之后，至少一部分材料保留在后面。相比之下，当去除材料时，基本上所有的材料都在工艺中被去除。然而，在一些实施例中，“去除”被认为是可以结合蚀刻的广义术语。
在本文的描述期间，提到了其上制造闪存单元和逻辑器件的衬底的各个区域。尽管本文描述了两个不同区域，但是应当理解的是，衬底上可以存在任何数量的区域并且可指定具有某些类型的器件或材料的区域。通常，区域用于方便地描述衬底的包括类似器件的区域，并且不应限制所描述的实施例的范围或精神。
术语“沉积(deposit)”或“设置(dispose)”在本文用来描述将一层材料施加到衬底上的动作。这些术语意在描述任何可能的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。根据各种实施例，例如，可以根据任何适当的公知方法进行沉积。例如，沉积可以包括生长、涂覆、或将材料转移到衬底上的任何工艺。一些公知的技术包括物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束外延(MBE)、原子层沉积(ALD)、和等离子体增强CVD(PECVD)等等。
在整个描述中使用的“衬底”通常被认为是硅。然而，衬底也可以是多种半导体材料中的任何一种，例如锗、砷化镓、磷化铟等。在其他实施例中，衬底可以是非导电的，例如玻璃或蓝宝石晶片。
如本文所使用的，“掩膜”可以包括允许选择性地去除(例如，蚀刻)材料的未掩膜部分的任何适当的材料。根据一些实施例，掩模结构可以包括光刻胶，诸如聚甲基丙烯酸甲酯(PMMA)、聚甲基戊二酰亚胺(PMGI)、苯酚甲醛树脂、适合的环氧树脂，等。
在更详细地描述这些实施例之前，提供其中可以实现本实施例的示例存储器单元和环境是有益的。
图1示出了非易失性存储器单元100的示例。存储器单元100形成在诸如硅的衬底102上。衬底102通常是p型或p型阱，而第一掺杂源极/漏极结104和第二掺杂源极/漏极结106是n型。然而，还有可能的是，衬底102是n型，而结104和106是p型。
存储器单元100包括两个栅极，选择栅极108和存储器栅极110。每个栅极可以是例如，由众所周知的沉积和蚀刻技术形成的掺杂的栅极导体层，以限定栅极结构。选择栅极108设置在电介质层112上方。存储器栅极110设置在具有一个或更多个电介质层的电荷存储或电荷俘获电介质114上方。在一个示例中，电荷俘获电介质114包括夹在两个二氧化硅层114a、114c之间的电荷俘获氮化硅层114b，以产生统称为“ONO”的三层堆叠。其他电荷存储层114可以包括夹在两个电介质层114a、114c之间的多晶硅层114b，以创建浮式栅极浮式栅极MOS场效应晶体管(FGMOS)。垂直电介质116还设置在选择栅极108和存储器栅极110之间，以用于两个栅极之间的电气隔离。在一些示例中，垂直电介质116可以包括一层或更多层与电荷俘获电介质114相同的电介质，并且与电荷俘获电介质114同时形成。在其他示例中，垂直电介质116可以由具有不同电介质属性的一个或更多个电介质层或膜形成。通过使用例如，离子注入技术注入掺杂剂来产生结104和106。结104和106根据施加到各自的电位而形成***栅极晶体管的源极或漏极。在***栅极晶体管中，为了方便起见，结104通常称为漏极，而结106通常称为源极，而与相对偏压无关。自对准硅化物或SALICIDE 118形成在存储器栅极110和选择栅极108的表面上方，以减小栅极和栅极触点(在该图中未示出)之间的电阻。应当理解的是，该描述意在提供常见***栅极架构的一般概述，并且在实际实践中，提供更多的详细步骤和层以形成最终的存储器单元100。
存储器单元100还包括围绕选择栅极108和存储器栅极110的第一侧壁间隔物(sidewall spacer)120。在一些实施例中，例如图1所示的侧壁间隔物120包括第二侧壁间隔物或邻近选择栅极108的侧壁并在选择栅极的侧壁和存储器栅极110的顶表面之间延伸的间隔物120a的一部分，以提供进一步的隔离，防止形成在选择栅极的顶表面上和存储器栅极的顶表面上的SALICIDE 118之间的短路或泄漏。
现在将描述与存储器单元100相关的示例写入、读取、和擦除操作。为了将位写入到存储器单元100中，例如，当结104和衬底102接地的同时，向结106施加大约5伏的正电压。当例如大约8伏的较高的正电压被施加到存储器栅极110，例如，大约1.5伏的低正电压被施加到选择栅极108。当电子在源极和漏极之间的沟道结内加速时，它们中的一些将获得足够的能量以向上被注入并被俘获在电荷俘获电介质114内部。这就是所谓的热电子注入。在电荷俘获电介质114的一个示例中，电子被俘获在电荷俘获电介质114的氮化物层内部。该氮化物层通常也被称为电荷俘获层。即使在移除各种电源电压之后，电荷俘获电介质114内俘获的电荷将“高”位存储在存储器单元100内。
为了“擦除”存储器单元100内存储的电荷并将存储器单元100的状态返回到“低”位，例如，当结104浮置或处于某一偏置的同时，向结106施加大约5伏的正电压，并且选择栅极108和衬底102通常接地。例如大约-8伏的高负电压被施加到存储器栅极110。存储器栅极110和结106之间的偏置条件生成通过带-带隧穿(band-to-band tunneling)的空穴。所生成的空穴被存储器栅极110下方的强电场充分激发，并向上被注入到电荷俘获电介质114中。注入的空穴有效地将存储器单元100擦除到“低”位状态。
为了“读取”存储器单元100的所存储的位，例如，向选择栅极、存储器栅极、和结104中的每一个施加在0伏和3伏之间的范围内的低电压，而结106和衬底102通常接地。施加到存储器栅极的低电压被选择成使得其基本上等距地落在存储“高”位时导通晶体管所需的阈值电压和存储“低”位时导通晶体管所需的阈值电压之间，以便清楚地区分这两种状态。例如，如果在“读取”操作期间施加低电压导致大量电流在结104和106之间流动，则存储器单元保持“低”位，并且如果在“读取”操作期间施加低电压没有导致大量电流在结104和106之间流动，则存储器单元保持“高”位。
图2示出了包括存储器单元100的示例电路图200，存储器单元100包括到半导体器件中各个金属层的连接。仅示出了单个存储器单元100，然而，如在X和Y方向上的椭圆所示，可以通过在X和Y方向上延伸的各个线来连接存储器单元阵列。以这种方式，可以基于所使用的位线(BL)和源极线(SL)选择一个或更多个存储器单元100来用于读取、写入、和擦除位。
示例源极线(SL)沿着X方向延伸，并且形成在第一金属层(M1)中。源极线(SL)可以用于沿着在X方向上延伸的行与每个存储器单元100的掺杂结106电连接。
示例位线(BL)沿着Y方向延伸，并且形成在第二金属层(M2)中。位线(BL)可以用于沿着在Y方向上延伸的列与每个存储器单元100的掺杂结104电连接。
应当理解的是，图2所示的电路连接仅仅是示例性的，并且相比于所示出的电路连接，可以在不同的金属层中进行各种连接。此外，尽管未示出，但是可以在Z方向上排列存储器单元100，也在多个堆叠层内形成存储器单元100。
图3示出了在同一衬底102中包括存储器电路302和逻辑电路304的示例半导体器件300。在该示例中，衬底102包括核心结或存储器区域306和***或逻辑区域308。存储器区域306包括多个存储器单元100，该多个存储器单元100可以类似于先前描述的那些存储器单元来进行操作。应当理解的是，图3的横截面仅仅是示例性，并且存储器区域306和逻辑区域308可以位于衬底102的任何区域中，且可以由各种不同的区域组成。此外，存储器区域306和逻辑区域308可以存在于衬底102的相同的大致区域中。
根据各种实施例，衬底102以及实际上整个说明书中使用的一般衬底可以是硅。然而，衬底102也可以是多种半导体材料中的任何一种，例如锗、砷化镓、磷化铟等。在其他实施例中，衬底102可以是非导电的，例如玻璃或蓝宝石晶片。
逻辑区域308可以包括集成电路部件，例如电阻器、电容器、电感器等、以及晶体管。在示出的实施例中，逻辑区域308包括多个高压晶体管310和低压晶体管312。在一个示例中，相比于低压晶体管312，高压晶体管310存在于衬底102的分离区域中。例如，高压晶体管310能够处理幅度高达20伏的电压，而低压晶体管312以更快的速度操作，但是不能以与高压晶体管310相同的高压进行操作。在实施例中，低压晶体管312被设计成具有比高压晶体管310更短的栅极长度。高压晶体管310通常被表征为具有比低压晶体管312的栅极电介质316更厚的栅极电介质314。如图3所示，相比于高压晶体管310低压晶体管312具有更窄的宽度，但是不需要如此。根据一些实施例，低压晶体管312可以比高压晶体管310更宽，或者可选地，低压晶体管312和高压晶体管310可以具有相同的宽度。
图4是根据本公开的实施例的半导体器件402的功能框图。如所示，半导体器件402包括存储器阵列404、高压逻辑406、和低压逻辑408。根据各种实施例，存储器阵列404可以包括多个存储器单元100，并且可以物理地位于半导体器件402的逻辑区域308中。高压逻辑406可以包括多个高压晶体管310，其可以用于控制和/或驱动存储器阵列404的部分。另外，高压逻辑406可以物理上位于半导体器件402的逻辑区域308中。类似于高压逻辑406，低压逻辑408可以包括多个低压晶体管312，其可以用于控制和/或驱动存储器阵列404的部分。低压逻辑408还可以位于半导体器件的逻辑区域308中。根据各种实施例，高压逻辑406和低压逻辑408位于逻辑区域308的不同部分。
过去，利用具有40纳米以及更大的横向尺寸的元件，可以使用标准光刻、蚀刻和沉积技术来在单个衬底上整体形成逻辑电路的存储器单元和晶体管。然而，随着电路元件的横向尺寸持续缩小，有必要限制电路元件的高度。特别地，使用栅极替换工艺制造的逻辑晶体管的高k金属栅极(HKMG)的高度被限制在500埃
Figure BDA0002099554850000091
或更低，以确保由对牺牲栅极的蚀刻产生的开口完全被金属填充。根据本公开，存储器区域中的衬底凹陷，使得用于逻辑栅极替换的化学机械抛光或平面化(CMP)工艺不会损坏存储器单元的较高栅极。
图5A-图5E描绘了根据本公开的各种实施例的半导体器件的包括金属栅极逻辑晶体管和形成在衬底中的凹槽中的存储器单元的一部分的横截面。
参考图5A，在第一实施例中，半导体器件500包括形成在衬底506的逻辑区域504中的金属栅极逻辑晶体管502，以及形成在衬底中相对于逻辑区域中的衬底的第一表面514凹陷的存储器区域512中的衬底中的凹槽510中的存储器单元508。注意，凹槽510通常是连续且深度均匀的，其中形成了包括多个存储器单元阵列的半导体器件500的所有或基本上所有的存储器单元508。如所示，存储器单元508可以具有***单元架构，或者可选地具有双晶体管(2T)架构，或者具有更多数量的晶体管的架构。
在一些实施例中，例如所示的实施例，逻辑晶体管502是具有栅极结构516的高k金属栅极(HKMG)逻辑晶体管，栅极结构516包括被一个或更多个侧壁间隔物520包围的金属栅极518以及覆盖掺杂沟道524的高k栅极电介质522，掺杂沟道524分隔形成在衬底506中或在衬底506上的源极和漏极(S/D)结526。金属栅极518可以包括任何合适的金属或合金，并且可以通过金属层的沉积和图案化被直接形成，或者通过栅极替换工艺被形成，其中在去除形成在层间电介质(ILD)中的牺牲栅极之后，在开口中沉积金属。用于金属栅极518的合适的金属可以包括但不限于铝、铜、钛、钨及其合金。用于高k栅极电介质522的合适的高k电介质材料可以包括但不限于氧化铪、氧化锆、铪硅酸盐、铪氧氮化物、氧化锆铪和氧化镧。可选地，高k栅极电介质522可以包括一层或更多层合适的高k电介质材料。
作为形成金属栅极518的工艺的结果，逻辑晶体管502还包括在衬底506的逻辑区域504中的第一表面514上方并基本平行于第一表面514的金属栅极的顶部上的平面化的表面528。因此，存储器单元508形成在金属栅极518的平面化的表面528的高度下方，以避免CMP工艺对存储器单元的栅极造成损坏。在示出的实施例中，存储器单元508是***栅极存储器单元508，并且包括两个栅极，选择栅极530和存储器栅极532，该存储器栅极532覆盖单个连续沟道534，该单个连续沟道534分离在衬底506的第二表面540中形成的源极结536和漏极结538。可选地，如该图所示，硅化物或自对准硅化物(SALICIDE)542形成在存储器单元508的选择栅极530、存储器栅极532的顶表面和S/D结536、538中的一个或两个上，以减小栅极和S/D结以及形成于其上的触点(该图中未示出)之间的电阻。
存储器单元508还包括围绕选择栅极530和存储器栅极532的第一侧壁间隔物544。在一些实施例中，例如图5A所示的实施例，选择栅极530的顶表面和存储器栅极532的顶表面之间的高度差以及侧壁间隔物544包括第二侧壁间隔物或间隔物544a的一部分，间隔物544a邻近选择栅极530的侧壁并且在选择栅极的侧壁和存储器栅极532的顶表面之间延伸，以提供隔离，防止形成在选择栅极的顶表面上和存储器栅极的顶表面上的SALICIDE 542之间的短路或泄漏。尽管图5A示出的侧壁间隔物544和544a由单层材料形成或包括单层材料，但应当理解，情况不必如此。根据一些实施例，第二侧壁间隔物544和544a可以包括一层或更多层顺序沉积的电介质材料，例如氧化硅(SiO2)、氮化硅(SiN)和氮氧化硅(SiN)。
通常，凹槽510的深度为约
Figure BDA0002099554850000111
至约
Figure BDA0002099554850000112
并且更优选地为至少约
Figure BDA0002099554850000113
以避免损坏选择栅极530和存储器栅极532。例如，在一些实施例中，其中逻辑晶体管502的栅极结构516通过CMP工艺被减小到衬底506的第一表面514上方约
Figure BDA0002099554850000114
的高度，并且选择栅极530在第二表面540上方约
Figure BDA0002099554850000115
的高度，凹槽510具有约
Figure BDA0002099554850000116
的深度。
每个栅极530和532可以是掺杂的栅极导体层，该掺杂的栅极导体层例如，由多晶硅层形成，该多晶硅层通过公知技术进行沉积并蚀刻以限定栅极结构。在所示实施例中，选择栅极530设置在栅极电介质546上方。存储器栅极532设置在电荷俘获电介质548上方，电荷俘获电介质具有一个或更多个电介质层，包括隧道层548a、阻挡层548c和夹在其之间的电荷俘获层548b。在一个示例中，电荷俘获电介质548包括夹在二氧化硅隧道层548a和二氧化硅阻挡层548c之间的氮化物电荷俘获层548b，以产生统称为“ONO”的三层堆叠。氮化物电荷存储层可以包括一层或更多层氮化硅(SiN)或包括各种化学计量的硅、氧和氮的氮氧化硅(SiON)，以提供期望的陷阱密度，并将俘获的电荷的质心定位在氮化物层的顶部内，对于给定的电荷存储层厚度，离衬底更远，以提高电荷保持。例如，在一个实施例中，氮化物层可以是双层，其包括沉积在下电介质层上的富氧第一SiN或SiON层，以及沉积在第一层上的贫氧、富硅第二SiN或SiON层，其是陷阱密集的。富氧是指其中富氧第一SiN或SiON层中的氧浓度为约15％至约40％，而贫氧第二层中的氧浓度小于约5％。
可以在存储器单元508中使用的其他电荷存储结构包括夹在隧道层548a和阻挡层548c之间的多晶硅电荷存储层548b，以形成浮式栅极存储器晶体管的浮式栅极。隧道层548a和阻挡层548c可以包括一个或更多个氧化硅、氮化硅、氮氧化硅或高k电介质层。合适的高K电介质包括氧化铝或铪基材料(例如HfSiON、HfSiO或HfO)、锆基材料(例如ZrSiON、ZrSiO或ZrO)、以及钇基材料(例如Y2O3)。
存储器单元508还包括设置在选择栅极530和存储器栅极532之间的间隔物或栅极间电介质结构550，用于两个栅极之间的电气隔离。根据一些实施例，栅极间电介质结构550可以包括一层或更多层顺序沉积的电介质材料，例如氧化硅(SiO2)、氮化硅(SiN)和氮氧化硅(SiN)。
参考图5B，在第二实施例中，选择栅极530形成在第一凹槽510中的第二凹槽552中，第二凹槽552具有相对于逻辑区域504中的衬底506的第一表面514的深度大于第一凹槽的深度。存储器栅极532仅形成在第一凹槽中。通常，第二凹槽552相对于逻辑区域504中的衬底506的第一表面514具有约
Figure BDA0002099554850000121
至约
Figure BDA0002099554850000122
的深度，并且更优选地为至少约
Figure BDA0002099554850000123
以避免对选择栅极530的损坏。第一凹槽510可以具有相对于衬底506的第一表面514约
Figure BDA0002099554850000124
至约
Figure BDA0002099554850000125
的深度，以避免对存储器栅极532的损坏。例如，在其中逻辑晶体管502的栅极结构516具有约
Figure BDA0002099554850000126
的高度并且选择栅极530具有在第二表面540上方约
Figure BDA0002099554850000127
的高度的实施例中，第二凹槽552可以具有约
Figure BDA0002099554850000128
的深度，而第一凹槽510具有约
Figure BDA0002099554850000129
至约
Figure BDA00020995548500001210
的深度。
参考图5C，在第三实施例中，邻近存储器栅极532的源极结536也形成在与选择栅极530凹陷相同深度的第二凹槽552中。
在图5D所示的另一实施例中，半导体器件500的结构类似于图5A所示的结构，然而，选择栅极530和存储器栅极532的高度都显著降低，使得即使第一凹槽510的深度也降低，存储器单元508仍然形成为足够低于栅极结构516的平面化的表面528的高度，以避免CMP工艺对存储器单元的栅极的损坏。可选地，在该实施例的一些版本中，例如所示的版本，从选择栅极530和存储器栅极532的顶表面中的一者或两者中省略硅化物或自对准硅化物，以进一步降低衬底506的第二表面540上方的选择栅极和存储器栅极二者的高度。例如，在一个实施例中，其中逻辑晶体管502的栅极结构516具有大约
Figure BDA0002099554850000131
的高度，并且选择栅极530和存储器栅极532具有在第二表面540上方小于约
Figure BDA0002099554850000132
的高度，并且形成在深度为约
Figure BDA0002099554850000133
到约
Figure BDA0002099554850000134
的凹槽510中。
最后，在图5E所示的又一实施例中，选择栅极530和存储器栅极532的高度都显著降低，并且仅选择栅极形成在第一凹槽510中，而存储器栅极形成在与逻辑晶体管502的栅极结构516共面的第一表面514上。例如，在其中逻辑晶体管502的栅极结构516具有约
Figure BDA0002099554850000135
的高度的一个实施例中，存储器栅极532具有在第一表面514上方
Figure BDA0002099554850000136
或更低的高度，而选择栅极530具有在第二表面540上方约
Figure BDA0002099554850000137
至约
Figure BDA0002099554850000138
的高度，并且第一凹槽510具有约
Figure BDA0002099554850000139
至约
Figure BDA00020995548500001310
的深度。
现在将参考图6A至图6B以及图7A至图7N来详细描述用于制造包括HKMG逻辑晶体管和形成在衬底中的凹槽中的***栅极存储器单元的半导体器件的方法的实施例。图6A-图6B是示出了方法或工艺流程的实施例的流程图。图7A至图7N是示出根据图6A-图6B的方法在制造半导体器件期间包括逻辑晶体管和在凹槽中形成的***栅极存储器单元的半导体器件700的一部分的横截面视图的框图。
参考图6A和图7A，该工艺从在衬底706的存储器区域704中形成凹槽702开始(步骤602)。在一个实施例中，可以通过在衬底的逻辑区域712中的衬底706的第一表面710上方形成掩模层708，并蚀刻存储器区域704中的衬底的表面(未示出)以形成凹槽来实现形成凹槽702。掩模层708可以使用任何已知的掩模材料(包括例如，光刻胶或氮化硅硬掩模)来形成，并且使用已知的光刻技术来图案化。可以使用已知的湿法或干法蚀刻技术来形成凹槽702，该已知的湿法或干法蚀刻技术与掩模材料兼容并且对衬底706的材料有选择性。例如，在衬底是体硅衬底(bulk silicon substrate)或包括硅层，半导体器件700形成在硅层中或硅层上的情况下，如本领域已知的，可以使用反应离子蚀刻(RIE)、深反应离子蚀刻(DRIE)、或使用合适的化学物质(例如氢氧化钾(KOH)、乙二胺邻苯二酚(EDP)或四甲基氢氧化铵(TMAH))的湿法蚀刻来形成凹槽702。
可选地，可以通过在衬底706的逻辑区域712中沉积一个或更多个电介质和/或半导体层(在这些图中未示出)而将凹槽702形成在存储器区域704中，随后将在该逻辑区域712中或其上形成逻辑器件。例如，可以通过化学气相沉积(CVD)、分子束外延(MBE)或原子层沉积(ALD)在衬底706的逻辑区域712中沉积厚度为约
Figure BDA0002099554850000141
至约
Figure BDA0002099554850000142
的硅层。
参考图6A和图7B，掺杂沟道714形成在逻辑区域712中的衬底706的表面710中，并且邻接掺杂沟道718形成在存储器区域704中的衬底706的第二表面720中(步骤604)。可以通过使用例如离子注入技术注入P型或N型掺杂剂来形成沟道714、718。例如，在一个实施例中，两个沟道714、718都是通过用诸如硼的P型掺杂剂来掺杂衬底706的表面710、720而形成的。
接下来，参考图6A和图7C，在逻辑区域712中的衬底706的表面710上方形成另一个或第二掩模层722，在邻接沟道718的一端上方的衬底706的表面720上形成电荷俘获电介质726(步骤606)，并且在电荷俘获电介质上形成存储器栅极728(步骤608)。通常，通过在衬底706的表面720上方顺序地沉积或形成隧道层730、电荷俘获或存储层732、和阻挡层734来形成电荷俘获电介质726。如上所述，隧道层730可以包括氧化硅(例如SiO2)，其或者热生长或者通过化学气相沉积CVD、等离子体增强CVD(PECVD)或者原子层沉积(ALD)进行沉积。合适的电荷俘获层732可以包括通过CVD、PECVD或ALD沉积的一层或更多层SiN或SiON。合适的电荷存储层732是通过分子束外延(MBE)、ALD、和PECVD沉积的多晶硅浮式栅极电荷存储层。阻挡层734可以包括一层或更多层或者热生长或者沉积的SiO2和/或通过CVD、PECVD或ALD沉积的高K电介质。
可以通过在电荷俘获电介质726的层上方沉积多晶硅栅极层，且然后在多晶硅栅极层上方形成存储器栅极硬掩模(例如，薄氧化硅层或氮化硅层)，使用光刻胶和已知光刻技术图案化存储器栅极硬掩模，且然后蚀刻多晶硅栅极层和电荷俘获电介质726的层来形成存储器栅极728。例如，可以使用已知的低压氮化物蚀刻，在含氟气体(例如CF4或CHF3)的等离子体中以中等功率(约500W)来蚀刻氮化物层；可以湿法蚀刻或干法蚀刻二氧化硅；并且可以使用已知的多晶硅蚀刻化学物质(例如CHF3或C2H2或HBr/O2)来干法蚀刻含多晶硅的层。在蚀刻或图案化这些层以形成图7B所示的存储器栅极728和电荷俘获电介质726之后，剥离任何剩余的光刻胶，并执行抗蚀剂剥离后湿法清洗。
参考图6A和图7D，电介质层被沉积以形成邻近存储器栅极728和电荷俘获电介质726的侧壁的栅极间电介质736(步骤610)。在一些实施例中，例如所示的实施例，沉积的电介质层是L形层，其包括形成在存储器栅极728的侧壁上或平行于存储器栅极728的侧壁以形成栅极间电介质736的第一部分以及形成在表面720上以同时形成存储器单元的选择栅极的栅极电介质738的第二部分。电介质层可以包括一层或更多层氧化硅、氮化硅(SiN)、或SiON，并且可以使用任何已知的氧化物或氮化物沉积工艺来沉积以形成栅极间电介质736和栅极电介质738。
接下来，参考图6A和图7E，通过在衬底的存储器区域704上方沉积多晶硅层，且然后在多晶硅层上方形成选择栅极硬掩模(例如，薄氧化硅层或氮化硅层)，以及然后蚀刻多晶硅层以形成选择栅极，来形成选择栅极740(步骤612)。可以干法蚀刻(例如，使用已知的多晶硅蚀刻化学物质(例如CHF3或C2H2或HBr/O2))多晶硅层。可选地，如图7E所示，用于形成栅极间电介质736和栅极电介质738的电介质层的不在选择栅极740下面或者不在选择栅极和存储器栅极728之间的任何部分也可以在此时使用任何合适的氧化物或氮化物蚀刻来被去除。
参考图6A和图7F，去除逻辑区域712上方的掩模层722，在存储器区域704中的衬底706的表面720上方形成另一个第三掩模层742，在衬底706的逻辑区域中形成覆盖掺杂沟道714的栅极电介质744(步骤614)。在一些实施例中，栅极电介质744是高k栅极电介质，并且可以包括通过CVD、PECVD或ALD沉积的一层或更多层合适的高k电介质材料。用于高k栅极电介质744的合适的高k电介质材料可以包括但不限于氧化铪、氧化锆、铪硅酸盐、铪氧氮化物、氧化锆铪和氧化镧。
接下来，在逻辑区域712中的沟道714上方形成逻辑栅极。在一些实施例中，逻辑栅极是由栅极替换工艺形成的金属栅极。参考图6A和图7G，栅极替换工艺开始于在逻辑区域712中的高k栅极电介质744上方沉积并图案化多晶硅层以形成牺牲栅极746(步骤616)。如同上面描述的存储器栅极728和选择栅极740的形成，可以使用已知的沉积技术(例如MBE、ALD、CVD或PECVD)来沉积多晶硅层。硬掩模(在该图中未示出)由氧化硅或氮化硅层形成，并使用标准光刻技术来图案化，且然后使用已知的多晶硅蚀刻化学物质(例如CHF3或C2H2或HBr/O2)来干法蚀刻多晶硅层。可选地，如图7G所示，用于形成栅极电介质744的电介质层的不在牺牲栅极746下面的任何部分也可以在此时被去除。
参考图6B和图7H，去除存储器区域704中的衬底706的表面720上方的掩模层742，并且形成在牺牲栅极746周围并邻近选择栅极740和存储器栅极728的侧壁间隔物748(步骤618)。优选地，如在所示实施例中，第二侧壁间隔物748包括邻近选择栅极740的侧壁并且在选择栅极的侧壁和存储器栅极728的顶表面之间的间隔物部分748a，以提供进一步的隔离，防止随后形成在选择栅极的顶表面上的SALICIDE和存储器栅极的顶表面上的SALICIDE之间的短路或泄漏。通常，用于形成侧壁间隔物748的工艺可以包括在CVD炉中沉积氮化硅层，随后进行各向异性氮化物间隔物蚀刻，以基本上从衬底706的表面710、720去除任何氮化硅，从而形成图7H所示的圆形侧壁间隔物748。
接下来，参考图6B和图7I，邻近选择栅极740、存储器栅极728和牺牲栅极746来形成源极和漏极(S/D)结(步骤620)。形成的S/D结包括邻近存储器栅极728的源极结750、邻近选择栅极740的漏极结752、以及邻近牺牲栅极746的S/D结754。注意，选择栅极740的漏极结752可以如所示进行延伸，并且由存储器区域704中邻接存储器单元的选择栅极共享。类似地，存储器栅极728的源极结750可以如所示进行延伸，并且由存储器区域704中邻接存储器单元的存储器栅极共享，而不与存储器区域704和逻辑区域之间的边界邻近。通常，可以通过使用例如离子注入技术注入P型或N型掺杂剂来形成S/D结750、752、754。例如，可以通过掺杂硼来形成P型S/D区域，而可以用磷或砷来掺杂N型S/D区域。最后，要注意的是，尽管在所示的实施例中，S/D结750、752、754被描述为同时形成，但不一定是这种情况。可选地，在形成存储器栅极728、选择栅极740和牺牲栅极746之后，可以在任何时间使用单个或多个注入在单独的时间单独地形成S/D结750、752、754。此外，存储器单元的S/D结750、752可以在存储器区域704中的其他存储器单元之间共享，也可以不共享。
参考图6B和图7J，在存储器栅极728和选择栅极740的至少顶表面上方形成自对准硅化物或SALICIDE 758(步骤622)。可选地，如该图所示，附加的SALICIDE 758也形成在存储器单元的S/D结750、752上，以减小在栅极和S/D结之间的并且随后形成到其的接触点的电阻。硅化物工艺可以是在本领域中任何普遍采用的，其包括例如预清洗蚀刻、金属沉积、退火和湿法剥离。
参考图6B和图7K，层间电介质(ILD)层760沉积在存储器和逻辑区域704、712上方(步骤624)，以及如图7L所示，使用CMP工艺来平面化以形成平面化的表面762，牺牲栅极746的顶表面通过该平面化的表面被暴露，并且牺牲栅极被去除(步骤626)。通常，ILD层760可以包括任何合适的电介质材料，例如二氧化硅(SiO2)，并且可以使用合适的已知沉积技术(包括CVD)来沉积或形成。可以使用已知的多晶硅蚀刻化学物质(例如CHF3或C2H2或HBr/O2)来去除多晶硅牺牲栅极746。注意，因为存储器栅极728和选择栅极740形成在凹槽702中，所以在CMP工艺中，SALICIDE 758和存储器栅极或选择栅极都不会被损坏。
接下来，参考图6B和图7M，通过在存储器和逻辑区域704、712上方沉积金属层764，由对牺牲栅极746的去除导致的ILD层760中的开口被金属填充(步骤628)。通常，金属层764可以包括任何合适的金属，例如铝、铜、钛、钨及其合金，并且可以使用合适的已知沉积技术(包括CVD和物理气相沉积(PVD)，诸如溅射)来沉积或形成。
最后，参考图6B和图7N，在CMP工艺中再次平面化衬底，以去除不在ILD层760中的开口中的金属层764的部分，从而形成具有平面化的表面768的金属栅极766(步骤630)。
应认识到，详细描述部分(不是概述和摘要部分)旨在用于解释权利要求。概述和摘要部分可能提出了一个或更多个但并非是发明人所预期的本发明的所有示例性实施例，且因此，并非旨在以任何方式限制本发明及所附权利要求。
这样，已经公开了具有由包括SiN/SiON电介质层的多层电介质结构分隔开的存储器栅极和选择栅极的***栅极非易失性存储器单元及其制造方法。上面已经借助于示出特定功能及其关系的实现方式的功能构建块描述了本发明的实施例。为了便于描述，已经在本文随意地定义了这些功能构件的边界。只要适当地执行所指定的功能及其关系，就可以界定替代边界。
特定实施例的前述描述将完全揭示本发明的一般性质，使得其他人可以通过应用本领域技术内的知识，在不偏离本发明的一般概念的情况下，对于各种应用容易地修改和/或适应这样的特定实施例，而无需过度实验。因此，基于本文呈现的教导和指导，这样的适应和修改旨在位于所公开的实施例的等同物的含义和范围内。应当理解的是，本文的措辞或术语是为了描述而不是限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
本发明的广度和范围不应被上面描述的任何示例性实施例所限制，而是只应根据随附的权利要求及其等效物来限定。

Claims (18)

1.一种半导体器件，包括：
逻辑晶体管，所述逻辑晶体管形成在衬底的逻辑区域上；以及
非易失性存储器NVM单元，其形成在所述衬底的存储器区域中的第一凹槽中，其中，所述第一凹槽相对于所述逻辑区域中的所述衬底的第一表面凹陷，并且其中，所述NVM单元包括选择栅极和存储器栅极，
其中，所述选择栅极形成在所述第一凹槽中的第二凹槽中，所述第二凹槽相对于所述逻辑区域中的所述衬底的第一表面具有大于所述第一凹槽的第一深度的第二深度。
2.根据权利要求1所述的器件，其中，所述逻辑晶体管包括金属栅极，所述金属栅极包括在所述逻辑区域中的所述衬底的所述第一表面上方并平行于所述第一表面的平面化的表面。
3.根据权利要求2所述的器件，其中，所述NVM单元被布置成低于所述金属栅极的平面化的表面的高度。
4.根据权利要求2所述的器件，其中，所述选择栅极和存储器栅极的顶表面低于所述金属栅极的平面化的表面的高度。
5.根据权利要求4所述的器件，其中，所述选择栅极和存储器栅极的顶表面中的至少一个包括硅化物。
6.根据权利要求1所述的器件，其中，所述存储器栅极包括凹陷到所述第二深度的源极结。
7.根据权利要求4所述的器件，其中，所述金属栅极的所述平面化的表面的高度是所述选择栅极的所述顶表面在所述第一凹槽中的所述衬底的第二表面上方的高度的至少一半，所述选择栅极和存储器栅极形成在所述第一凹槽中。
8.根据权利要求1所述的器件，其中，所述NVM单元包括双晶体管(2T)架构。
9.根据权利要求1所述的器件，其中，所述NVM单元包括***栅极架构。
10.根据权利要求1所述的器件，其中，所述逻辑晶体管包括高k栅极电介质。
11.根据权利要求1所述的器件，其中，所述存储器栅极包括电荷俘获电介质层。
12.根据权利要求1所述的器件，其中，所述存储器栅极包括浮式栅极，所述浮式栅极包括多晶硅电荷存储层。
13.一种半导体器件，包括：
逻辑晶体管，所述逻辑晶体管形成在衬底的逻辑区域上，所述逻辑晶体管包括金属栅极，所述金属栅极包括在所述逻辑区域中的所述衬底的第一表面上方并平行于所述第一表面的平面化的表面；以及
非易失性存储器NVM单元，其包括形成在所述衬底的存储器区域中的表面上的选择栅极和存储器栅极，其中，所述衬底的存储器区域相对于所述逻辑区域中的所述衬底凹陷到第一深度，并且所述选择栅极和存储器栅极的顶表面低于所述金属栅极的平面化的表面的高度，
其中，所述选择栅极和存储器栅极的顶表面中的至少一个包括硅化物，并且所述选择栅极形成在所述存储器区域的子区域中，所述子区域相对于所述逻辑区域中的所述衬底的第一表面具有大于所述第一深度的第二深度。
14.根据权利要求13所述的器件，其中，所述存储器栅极包括凹陷到所述第二深度的源极结。
15.根据权利要求13所述的器件，其中，所述金属栅极的平面化的表面的高度是所述选择栅极的顶表面在所述存储器区域中的所述衬底的第二表面上方的高度的至少一半。
16.根据权利要求13所述的器件，其中，所述逻辑晶体管还包括高k栅极电介质。
17.根据权利要求13所述的器件，其中，所述NVM单元包括双晶体管(2T)架构。
18.一种半导体器件，包括：
逻辑晶体管，所述逻辑晶体管形成在衬底的逻辑区域上，所述逻辑晶体管包括金属栅极，所述金属栅极包括在所述逻辑区域中的所述衬底的第一表面上方并平行于所述第一表面的平面化的表面；以及
非易失性存储器NVM单元，其包括形成在所述衬底的存储器区域中的选择栅极和存储器栅极，所述存储器栅极形成在所述存储器区域中的第一凹槽中，所述第一凹槽相对于所述逻辑区域中的所述衬底的所述第一表面凹陷到第一深度，并且所述选择栅极形成在第一凹槽中的第二凹槽中，所述第二凹槽相对于所述第一表面凹陷到大于所述第一深度的第二深度，
其中，所述选择栅极和存储器栅极的顶表面包括硅化物，并且低于所述金属栅极的平面化的表面的在所述衬底的所述第一表面上方的高度。
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