CN110147140B - 一种时钟信号交叉比对监控方法及电路 - Google Patents

一种时钟信号交叉比对监控方法及电路 Download PDF

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Abstract

本发明提供一种时钟信号交叉比对监控方法及电路。该方法包括：将时钟A作为第一时钟检测电路的基准时钟；将时钟B作为第一时钟检测电路的被测时钟；通过第一时钟检测电路检测时钟A和时钟B之间的第一时钟频率比，输出表征第一时钟频率比不在预设的期望频率比范围的第一信号组；当第一信号组中任一信号有效时，确认时钟A和时钟B中至少有一个时钟存在问题。本发明提出了一种时钟信号交叉比对监控电路及其监控方法。该监控电路可以通过FPGA来进行实现，对两个时钟信号的频率比进行监控，判断其是否超出容许的误差范围。在含有多个时钟信号的硬件***中，可以使用本发明实时监控各时钟的运行状态并上报时钟故障，从而提高***的可靠性。

Description

一种时钟信号交叉比对监控方法及电路
技术领域
本发明属于高可靠计算机硬件设计领域，涉及一种时钟信号交叉比对监控方法及电路。
背景技术
在高可靠计算机硬件设计领域中，故障的检测覆盖率和故障的及时发现都是极为重要的。有多种技术手段用于实现这样的目标，例如三模冗余设计技术可以及时发现某些功能电路的故障，冗余编码检错纠错技术可以及时发现总线或存储器的数据错误并进行修正，锁步运行技术可以及时发现处理器的运行故障等等。
但是这些常用的技术都不能发现硬件参考时钟信号本身的错误，而且参考时钟的稳定运行也是这些常用技术正常工作的前提。当参考时钟发生故障，例如误差变大甚至停止时，势必会影响到硬件***的正确运行，导致预定的运行时间发生变化，甚至硬件停止运行等。传统常用的容错技术无法及时监测到参考时钟错误，不能及时向上层***上报故障，就会导致故障蔓延，进而影响到整个***的可靠性。
发明内容
发明目的：针对背景技术中提到的，当硬件参考时钟发生故障时传统常用的容错技术无法及时监测到时钟错误，影响***可靠性的问题，提出了一种时钟信号交叉比对监控电路及其监控方法。使用该监控电路可以及时监测到时钟信号的运行状态并上报故障，这就可以避免故障蔓延，进而提高硬件***的可靠性。
第一方面，提供一种时钟信号交叉比对监控方法，包括：
将时钟A作为第一时钟检测电路的基准时钟；
将时钟B作为第一时钟检测电路的被测时钟；
通过第一时钟检测电路检测时钟A和时钟B之间的第一时钟频率比，输出表征第一时钟频率比不在预设的期望频率比范围的第一信号组；
当第一信号组中任一信号有效时，确认时钟A和时钟B中至少有一个时钟存在问题。
进一步的，第一信号组包括：
表征第一时钟频率比高于预设的期望频率比范围上限的第一上限信号；表征第一时钟频率比低于预设的期望频率比范围下限的第一下限信号。
进一步的，所述方法还包括：
将时钟A作为第二时钟检测电路的被测时钟；
将时钟B作为第二时钟检测电路的基准时钟；
通过第二时钟检测电路检测时钟A和时钟B之间的第二时钟频率比，输出表征第二时钟频率比不在预设的期望频率比范围的第二信号组；
当第一信号组的信号无效，且第二信号组中第二上限信号有效时，确认时钟B无信号。
进一步的，第二信号组包括：
表征第二时钟频率比高于预设的期望频率比范围上限的第二上限信号；表征第二时钟频率比低于预设的期望频率比范围下限的第二下限信号。
进一步的，所述通过第一时钟检测电路检测时钟A和时钟B之间的第一时钟频率比之前，所述方法还包括：
接收复位信号，以开启第一时钟检测电路检测。
第二方面，提供一种时钟信号交叉比对监控电路，包括：时钟检测电路；
其中，时钟检测电路的基准时钟端接入时钟A；时钟检测电路的被测时钟端接入时钟B；时钟检测电路的复位端接入复位信号；检测电路的频率比高于上限端输出表征时钟频率比高于预设的期望频率比范围上限的上限信号；检测电路的频率比低于下限端输出表征时钟频率比低于预设的期望频率比范围下限的下限信号。
进一步的，时钟检测电路包括：用于对基准时钟计数的基准计数器、用于对被测时钟计数的被测计数器、参考点同步电路、状态机；
当基准计数器清零时，生成参考点脉冲；同步电路同步参考点脉冲，得到同步脉冲，同步脉冲触发被测计数器清零并开始计数；状态机实时监控被测计数器的计数值，当被测计数器清零前的最终计数值大于预设的上限时，状态机输出表征时钟频率比高于预设的期望频率比范围上限的上限信号；当被测计数器清零前的最终计数值小于预设的下限时，状态机输出表征时钟频率比低于预设的期望频率比范围下限的下限信号，复位信号输入基准计数器的复位端，以便于将基准计数器初始化。
第三方方面，提供一种时钟信号交叉比对监控电路，包括：
第一时钟检测电路、第二时钟检测电路和判别电路；
其中，第一时钟检测电路的基准时钟端接入时钟A；第一时钟检测电路的被测时钟端接入时钟B；第一时钟检测电路的复位端接入复位信号；第一检测电路的频率比高于上限端输出表征第一时钟频率比高于预设的期望频率比范围上限的第一上限信号；第一检测电路的频率比低于下限端输出表征第一时钟频率比低于预设的期望频率比范围下限的第一下限信号；
第二时钟检测电路的基准时钟端接入时钟B；第二时钟检测电路的被测时钟端接入时钟A；第二时钟检测电路的复位端接入复位信号；第二检测电路的频率比高于上限端输出表征第二时钟频率比高于预设的期望频率比范围上限的第二上限信号；第二检测电路的频率比低于下限端输出表征第二时钟频率比低于预设的期望频率比范围下限的第二下限信号；
判别电路的多个输入端依次输入第一上限信号、第一下限信号、第二上限信号、第二下限信号，判别电路判定上述任一信号有效时，确认时钟A和时钟B中至少有一个时钟存在问题。
进一步的，当信号为高电平有效时，判别电路为或门；当信号为低电平有效时，判别电路为与门。
有益效果：在含有多个时钟信号的硬件***中，可以使用本发明来及时监控时钟信号的运行状态并上报时钟故障，避免了故障蔓延，从而提高了***的可靠性。本发明的先进性在于，填补了传统容错技术无法及时监测到时钟错误的空缺。本发明的优点在于，只要硬件***中的任一时钟未停止运行，本发明就可以监测和上报时钟故障。
附图说明
图1为时钟检测电路单元示意图；
图2为依照基准时钟对被测时钟进行周期计数的示意图；
图3为时钟检测电路单元的状态机示意图；
图4为被测时钟与基准时钟的频率比值在容差允许范围内时，状态机的工作情况示意图；
图5为被测时钟与基准时钟的频率比值高于容差允许的上限时，状态机的工作情况示意图；
图6为被测时钟与基准时钟的频率比值低于容差允许的下限时，状态机的工作情况示意图；
图7为时钟信号交叉比对监控电路示意图；
图8为三个时钟信号两两进行比对的监控电路示意图。
具体实施方式
在一个硬件***中，通常会有多个时钟信号，可以使用不同的时钟信号彼此进行状态监控，监控电路可以采用FPGA来进行实现。图1是一个基本的时钟检测电路单元。在该时钟检测电路单元中，输入信号有“基准时钟”、“被测时钟”和“复位”；输出信号有“时钟频率比高于上限”、“时钟频率比低于下限；内部参数有“基准时钟周期数”、“被测时钟周期数下限”、“被测时钟周期数上限”。时钟检测电路的工作原理为：对基准时钟进行计时，计时时长为“基准时钟周期数”*基准时钟周期，在该段时间内统计被测时钟的周期数，如果被测时钟周期数超出了设定的误差范围(上限为“被测时钟周期数上限”，下限为“被测时钟周期数下限”)，则认为基准时钟和被测时钟的频率比超出了容差范围，存在时钟故障。以50MHz基准时钟和33MHz被测时钟为例，若***对其频率比容忍的误差范围为±0.2％，则可以设置“基准时钟周期数”为30000(若没有误差，则相应的被测33MHz时钟周期数应当为19800，19800/30000＝33/50)，“被测时钟周期数下限”为19760,“被测时钟周期数上限”为19840。
图2—图6是时钟检测电路单元具体实现方式的示意图。如图2所示，基准时钟每隔“基准时钟周期数”个周期产生一个参考点信号，该参考点信号为基准时钟域信号，经时钟域同步处理后，生成被测时钟域的参考点信号，相邻两个参考点之间的时长为“基准时钟周期数”*基准时钟周期。使用内部计数器对被测时钟周期进行计数，计数器在每次参考点时清零，之后每个被测时钟周期自增1。
图3是一个用于监测时钟故障的状态机，每次到达参考点时，状态返回“低于下限”，之后当被测时钟计数值增加到“被测时钟周期数下限”后，状态变迁为“在容差允许范围内”，直至被测时钟计数值增加到“被测时钟周期数上限”后，状态变迁为“高于上限”。每次到达参考点时状态机的状态则指示了当前监测到的时钟状况。当被测时钟与基准时钟的频率比值在容差允许范围内时，状态机的工作情况如图4所示，指示时钟正常；当被测时钟与基准时钟的频率比值高于容差允许的上限时，状态机的工作情况如图5所示，指示时钟故障；当被测时钟与基准时钟的频率比值低于容差允许的下限时，状态机的工作情况如图6所示，指示时钟故障。除此之外，如果被测时钟计数值发生计数溢出(超出计数器所能表示的最大数值)仍未清零，也会指示时钟故障。
在时钟检测电路单元中，如果基准时钟和被测时钟都未停止运行，则检测电路可以正常工作，从而上报时钟状态。如果基准时钟停止运行，则被测时钟计数值会发生计数溢出，指示时钟故障。如果被测时钟停止运行，则被测时钟计数器和状态机均不再工作，无法指示时钟故障。因此，如图7所示，使用两个时钟检测电路单元来组成一个时钟交叉比对监控电路。时钟A与时钟B互相交叉比较，在其中一个时钟检测电路单元中，时钟A作为基准时钟，时钟B作为被测时钟，在另一个时钟检测电路单元中，时钟B作为基准时钟，时钟A作为被测时钟。两个时钟检测电路单元的任一故障信号有效，则说明时钟A或者时钟B发生故障。在这样的时钟交叉比对监控电路中，只要有任一时钟未停止运行，即可监测和上报时钟故障。
在硬件***中如果有超过2个以上的时钟信号，则可以两两进行比对，从而全面监测***的时钟状态。例如，图8是三个时钟信号彼此进行故障监控的实现方案。
本发明的工作方式：
时钟检测电路单元的工作方式如下：
对基准时钟进行计数，每隔“基准时钟周期数”个周期，产生一次参考点信号；
将基准时钟域的参考点信号同步到被测时钟域；
对被测时钟进行周期计数，每次到达参考点时清零，之后每个周期自增1；
若到达参考点时，累积的被测时钟周期计数小于“被测时钟周期数下限”或者大于“被测时钟周期数上限”，则上报时钟故障；
若被测时钟周期计数值发生计数溢出，也上报时钟故障。
时钟信号交叉比对监控电路的工作方式如下：
时钟信号交叉比对监控电路包含时钟检测电路单元X和时钟检测电路单元Y；
时钟检测电路单元X中，时钟A作为基准时钟，时钟B作为被测时钟，对其进行监控并上报故障；
时钟检测电路单元Y中，时钟B作为基准时钟，时钟A作为被测时钟，对其进行监控并上报故障；
两个时钟检测电路单元的任一故障信号有效，则说明时钟A或者时钟B发生故障。
传统常用的容错技术无法及时监测到硬件参考时钟的错误，不能及时上报时钟故障，在时钟异常时容易发生故障蔓延，进而影响到***的可靠性。针对该问题，本发明提出了一种时钟信号交叉比对监控电路及其监控方法。该监控电路可以通过FPGA来进行实现，对两个时钟信号的频率比进行监控，判断其是否超出容许的误差范围。在含有多个时钟信号的硬件***中，可以使用本发明实时监控各时钟的运行状态并上报时钟故障，从而提高***的可靠性。

Claims (7)

1.一种时钟信号交叉比对监控方法，其特征在于，包括：
将时钟A作为第一时钟检测电路的基准时钟；
将时钟B作为第一时钟检测电路的被测时钟；
通过第一时钟检测电路检测时钟A和时钟B之间的第一时钟频率比，输出表征第一时钟频率比不在预设的期望频率比范围的第一信号组；
当第一信号组中任一信号有效时，确认时钟A和时钟B中至少有一个时钟存在问题；
将时钟A作为第二时钟检测电路的被测时钟；
将时钟B作为第二时钟检测电路的基准时钟；
通过第二时钟检测电路检测时钟A和时钟B之间的第二时钟频率比，输出表征第二时钟频率比不在预设的期望频率比范围的第二信号组；
当第一信号组的信号无效，且第二信号组中第二上限信号有效时，确认时钟B无信号。
2.根据权利要求1所述的方法，其特征在于，第一信号组包括：
表征第一时钟频率比高于预设的期望频率比范围上限的第一上限信号；表征第一时钟频率比低于预设的期望频率比范围下限的第一下限信号。
3.根据权利要求1所述的方法，其特征在于，第二信号组包括：
表征第二时钟频率比高于预设的期望频率比范围上限的第二上限信号；表征第二时钟频率比低于预设的期望频率比范围下限的第二下限信号。
4.根据权利要求1-3任一项所述的方法，其特征在于，所述通过第一时钟检测电路检测时钟A和时钟B之间的第一时钟频率比之前，所述方法还包括：接收复位信号，以开启第一时钟检测电路检测。
5.一种时钟信号交叉比对监控电路，其特征在于，用于实现权利要求1-3任一项所述的方法，该时钟信号交叉比对监控电路包括：时钟检测电路；
其中，时钟检测电路的基准时钟端接入时钟A；时钟检测电路的被测时钟端接入时钟B；时钟检测电路的复位端接入复位信号；检测电路的频率比高于上限端输出表征时钟频率比高于预设的期望频率比范围上限的上限信号；检测电路的频率比低于下限端输出表征时钟频率比低于预设的期望频率比范围下限的下限信号 。
6.根据权利要求5所述的时钟信号交叉比对监控电路，其特征在于，时钟检测电路包括：用于对基准时钟计数的基准计数器、用于对被测时钟计数的被测计数器、参考点同步电路、状态机；
当基准计数器清零时，生成参考点脉冲；同步电路同步参考点脉冲，得到同步脉冲，同步脉冲触发被测计数器清零并开始计数；状态机实时监控被测计数器的计数值，当被测计数器清零前的最终计数值大于预设的上限时，状态机输出表征时钟频率比高于预设的期望频率比范围上限的上限信号；当被测计数器清零前的最终计数值小于预设的下限时，状态机输出表征时钟频率比低于预设的期望频率比范围下限的下限信号，复位信号输入基准计数器的复位端，以便于将基准计数器初始化。
7.一种时钟信号交叉比对监控电路，其特征在于，包括：
第一时钟检测电路、第二时钟检测电路和判别电路；
其中，第一时钟检测电路的基准时钟端接入时钟A；第一时钟检测电路的被测时钟端接入时钟B；第一时钟检测电路的复位端接入复位信号；第一检测电路的频率比高于上限端输出表征第一时钟频率比高于预设的期望频率比范围上限的第一上限信号；第一检测电路的频率比低于下限端输出表征第一时钟频率比低于预设的期望频率比范围下限的第一下限信号；
第二时钟检测电路的基准时钟端接入时钟B；第二时钟检测电路的被测时钟端接入时钟A；第二时钟检测电路的复位端接入复位信号；第二检测电路的频率比高于上限端输出表征第二时钟频率比高于预设的期望频率比范围上限的第二上限信号；第二检测电路的频率比低于下限端输出表征第二时钟频率比低于预设的期望频率比范围下限的第二下限信号；
判别电路的多个输入端依次输入第一上限信号、第一下限信号、第二上限信号、第二下限信号，判别电路判定上述任一信号有效时，确认时钟A和时钟B中至少有一个时钟存在问题。
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